公开(公告)号：US08086945B1

公开(公告)日：2011-12-27

申请号：US12946112

申请日：2010-11-15

申请人： Jun Xu ,  Panu Chaichanavong ,  Gregory Burd ,  Zining Wu

发明人： Jun Xu ,  Panu Chaichanavong ,  Gregory Burd ,  Zining Wu

IPC分类号： G06F11/00

CPC分类号： H03M13/2933 ,  H03M13/2909 ,  H03M13/2948

摘要： Systems and methods are provided for encoding a stream of datawords based on a tensor product code to provide a stream of codewords, and detecting and decoding a stream of received data based on a tensor product code to provide a decoded stream of data. In one aspect, the tensor product code is based on two codes including an inner code and an outer parity hiding code, where the outer parity hiding code is an iterative code. In certain embodiments, the outer parity hiding code is a Turbo code or a low density parity check (LDPC) code.

摘要翻译： 提供了系统和方法，用于基于张量产品代码来编码数据词流，以提供码字流，并且基于张量产品代码检测和解码接收到的数据流，以提供经解码的数据流。 在一个方面，张量乘积代码基于两个代码，包括内部代码和外部奇偶校验隐藏代码，其中外部奇偶校验隐藏代码是迭代代码。 在某些实施例中，外部奇偶校验隐藏代码是Turbo码或低密度奇偶校验（LDPC）码。

公开(公告)号：US08085605B2

公开(公告)日：2011-12-27

申请号：US12191616

申请日：2008-08-14

申请人： Xueshi Yang ,  Zining Wu

发明人： Xueshi Yang ,  Zining Wu

IPC分类号： G11C7/18

CPC分类号： G11C16/04 ,  G11C7/02 ,  G11C7/14 ,  G11C16/06 ,  G11C16/26 ,  G11C16/3418 ,  G11C16/3422

摘要： A memory integrated circuit (IC) includes a read module and a sequence detector module. The read module reads S memory cells (cells) located along one of a bit line and a word line and generates S read signals, where S is an integer greater than 1. The sequence detector module detects a data sequence based on the S read signals and reference signals. The data sequence includes data stored in the S cells. Each of the reference signals includes an interference-free signal associated with one of the S cells and an interference signal associated with another of the S cells that is adjacent to the one of the S cells.

摘要翻译： 存储器集成电路（IC）包括读取模块和序列检测器模块。 读取模块读取沿着位线和字线中的一个位置的S个存储单元（单元），并产生S个读取信号，其中S是大于1的整数。序列检测器模块基于S个读取信号来检测数据序列 和参考信号。 数据序列包括存储在S单元中的数据。 每个参考信号包括与S个小区中的一个相关联的无干扰信号和与S个小区之一相邻的S个小区中的另一个的干扰信号。

公开(公告)号：US08059763B1

公开(公告)日：2011-11-15

申请号：US11936531

申请日：2007-11-07

申请人： Nedeljko Varnica ,  Zining Wu

发明人： Nedeljko Varnica ,  Zining Wu

IPC分类号： H04L27/06

CPC分类号： H04L25/067 ,  H04L27/38 ,  H04L2025/03363

摘要： Apparatus and methods are provided for calculating soft information in a multi-level modulation scheme using one or more nearest neighbors. The nearest neighbors correspond to signal points in a signal constellation set nearest to the value of a received signal. For the nearest neighbors of a received symbol of information, a detector can determine whether the nearest neighbors have a same bit value at a bit position of the symbol. When the bit values are the same at that bit position, soft information in the form a log-likelihood ratio can be computed based on the nearest neighbors and a predetermined scaling factor. The predetermined scaling factor can be optimized for system performance.

摘要翻译： 提供了用于使用一个或多个最近邻居在多级调制方案中计算软信息的装置和方法。 最近的邻居对应于最接近接收信号值的信号星座中的信号点。 对于接收到的信息符号的最近邻，检测器可以确定最近的邻居在符号的位位置是否具有相同的位值。 当位值在该位位置相同时，可以基于最近的邻居和预定的缩放因子计算形成对数似然比的软信息。 可以针对系统性能优化预定的比例因子。

公开(公告)号：US08019959B2

公开(公告)日：2011-09-13

申请号：US12025371

申请日：2008-02-04

申请人： Zining Wu ,  Lau Nguyen ,  Pantas Sutardja ,  Chi-Kong Lee ,  Tony Yoon

发明人： Zining Wu ,  Lau Nguyen ,  Pantas Sutardja ,  Chi-Kong Lee ,  Tony Yoon

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F3/0688 ,  G06F3/0619 ,  G06F3/0661 ,  G06F11/1068 ,  G06F12/0246

摘要： A nonvolatile (NV) memory system includes a memory control module that encodes data to provide encoded logical data structures. The system also includes NV memory that includes X arrays that include physical data structures that differ in size from the encoded logical data structures. The memory control module writes/reads from the NV memory according to the encoded logical data structures. X is an integer greater than or equal to 1.

摘要翻译： 非易失性（NV）存储器系统包括对数据进行编码以提供编码的逻辑数据结构的存储器控​​制模块。 该系统还包括NV存储器，其包括X阵列，其包括与编码的逻辑数据结构不同的物理数据结构。 存储器控制模块根据编码的逻辑数据结构从NV存储器读/写。 X是大于或等于1的整数。

公开(公告)号：US08010883B1

公开(公告)日：2011-08-30

申请号：US11784291

申请日：2007-04-06

申请人： Hongwei Song ,  Zining Wu

发明人： Hongwei Song ,  Zining Wu

IPC分类号： H03M13/03

CPC分类号： G11B20/1866 ,  G11B20/10009 ,  G11B20/10027 ,  G11B20/10037 ,  G11B20/10203 ,  G11B20/10361 ,  G11B20/1833 ,  G11B2220/2516 ,  H03M13/3746 ,  H03M13/41 ,  H03M13/6343 ,  H04L1/0047 ,  H04L1/0054 ,  H04L25/067

摘要： A detector includes a Viterbi module that generates a first preliminary data estimate signal and a second preliminary data estimate signal based on a received data signal. A first loop generates a first error signal based on said first preliminary data estimate signal. A second loop generates a second error signal based on the second preliminary data estimate signal.

摘要翻译： 检测器包括维特比模块，其基于接收的数据信号产生第一初步数据估计信号和第二初步数据估计信号。 第一循环基于所述第一初步数据估计信号产生第一误差信号。 第二循环基于第二初步数据估计信号产生第二误差信号。

公开(公告)号：US07961797B1

公开(公告)日：2011-06-14

申请号：US11973150

申请日：2007-10-05

申请人： Shaohua Yang ,  Zining Wu

发明人： Shaohua Yang ,  Zining Wu

IPC分类号： H04K1/10

CPC分类号： G11B20/10009 ,  G11B20/10046 ,  G11B20/10296 ,  G11B20/10379 ,  G11B2220/2516 ,  G11B2220/2562 ,  H03M13/2957 ,  H03M13/3961 ,  H03M13/4146 ,  H03M13/6343

摘要： System and methods for reducing the complexity or area of a non-linear Viterbi detector. In some embodiments, a Viterbi detector calculates branch metrics for a subset of the branches in a trellis diagram. This subset may be selected based on comparing an equalized signal with a signal level table of all the possible branches. These branch metrics may be calculated using high performance branch metric calculation techniques. The remaining branch metrics may be calculated based on the computed branch metrics using a technique that consumes fewer resources. The Viterbi detectors in the present invention may also be used in an iterative decoding scheme, where multiple detectors are cascaded. In these embodiments, a Viterbi detector may select a subset of the branches based on detection results from other Viterbi detectors.

摘要翻译： 用于降低非线性维特比检测器的复杂度或面积的系统和方法。 在一些实施例中，维特比检测器在网格图中计算分支的子集的分支度量。 可以基于将均衡信号与所有可能分支的信号电平表进行比较来选择该子集。 这些分支度量可以使用高性能分支度量计算技术来计算。 可以使用消耗更少资源的技术，基于所计算的分支度量来计算剩余分支度量。 本发明中的维特比检测器也可以用于级联的多个检测器的迭代解码方案。 在这些实施例中，维特比检测器可以基于来自其他维特比检测器的检测结果来选择分支的子集。

公开(公告)号：US07934143B1

公开(公告)日：2011-04-26

申请号：US11789334

申请日：2007-04-24

申请人： Zining Wu ,  Panu Chaichanavong ,  Gregory Burd

发明人： Zining Wu ,  Panu Chaichanavong ,  Gregory Burd

IPC分类号： G11C29/00

CPC分类号： H03M13/2945 ,  G11B20/1426 ,  G11B20/1833 ,  G11B2020/1222 ,  G11B2020/1836 ,  G11B2020/185 ,  G11B2020/1853 ,  G11B2020/1856 ,  G11B2220/2516 ,  G11B2220/2562 ,  H03M5/145 ,  H03M13/2906 ,  H03M13/31

摘要： A coding system for digital data includes a constrained encoder module that generates encoded data based on a first constrained code, a bit insertion module that inserts at least one bit location in the encoded data, an error correcting code (ECC) encoder module that generates ECC parity bits based on the at least one bit location and the encoded data, and an inner encoding module that generates inner-code parity bits based on the encoded data and programs the inner-code parity bits into the at least one bit location.

摘要翻译： 一种用于数字数据的编码系统包括：受限编码器模块，其基于第一约束码生成编码数据，在编码数据中插入至少一个比特位置的比特插入模块，产生ECC的纠错码（ECC）编码器模块 基于所述至少一个比特位置和所述编码数据的奇偶校验位，以及内部编码模块，其基于所述编码数据生成内部码奇偶校验位并将所述内部码奇偶校验位编程到所述至少一个比特位置。

公开(公告)号：US07844879B2

公开(公告)日：2010-11-30

申请号：US11598117

申请日：2006-11-08

申请人： Aditya Ramamoorthy ,  Zining Wu ,  Pantas Sutardja

发明人： Aditya Ramamoorthy ,  Zining Wu ,  Pantas Sutardja

IPC分类号： G11C29/00

CPC分类号： G06F11/1068 ,  G06F11/1072 ,  G06F11/1666 ,  G06F2212/403 ,  G11C7/02 ,  G11C7/1006 ,  G11C7/16 ,  G11C11/56 ,  G11C11/5621 ,  G11C16/10 ,  G11C27/005 ,  G11C29/00 ,  G11C2029/0411 ,  G11C2207/16 ,  G11C2211/562 ,  G11C2211/563 ,  H03M13/1177 ,  H03M13/1515

摘要： A solid state non-volatile memory unit. The memory unit includes a multi-level solid state non-volatile memory array adapted to store data characterized by a first number of digital levels. The memory unit also includes an analog-to-digital converter having an input and an output. The input of the analog-to-digital converter is adapted to receive data from the multi-level solid state non-volatile memory array. The output of the analog-to-digital converter is adapted to output a digital signal characterized by a second number of digital levels greater than the first number of digital levels.

摘要翻译： 固态非易失性存储器单元。 存储器单元包括适于存储由第一数字级别表征的数据的多级固态非易失性存储器阵列。 存储器单元还包括具有输入和输出的模拟 - 数字转换器。 模拟 - 数字转换器的输入适于从多级固态非易失性存储器阵列接收数据。 模拟 - 数字转换器的输出适于输出特征在于数字电平大于第一数字电平数量的第二数字电平的数字信号。

公开(公告)号：US07840878B1

公开(公告)日：2010-11-23

申请号：US11711286

申请日：2007-02-27

申请人： Heng Tang ,  Gregory Burd ,  Soichi Isono ,  Son Hong Ho ,  Vincent Wong ,  Zining Wu

发明人： Heng Tang ,  Gregory Burd ,  Soichi Isono ,  Son Hong Ho ,  Vincent Wong ,  Zining Wu

IPC分类号： G11C29/00 ,  H03M13/00

CPC分类号： G11B20/1803 ,  H03M13/09 ,  H03M13/253 ,  H03M13/2915

摘要： A system includes a host first-in first-out (FIFO) module, a first encoder module, a control module, a disk FIFO module, and a second encoder module. The host FIFO module receives a block having data and selectively receives a host logical block address (HLBA). The first encoder module generates a first checksum based on the data and the HLBA and generates a first encoded block. The control module appends the HLBA to the first encoded block and generates an appended block. The disk FIFO module receives the block from the host FIFO module. The second encoder module selectively generates a second checksum based on the HLBA and the data in the block received by the disk FIFO module. The second encoder module compares the block received by the disk FIFO module to the block received by the host FIFO module based on the first and second checksums.

摘要翻译： 系统包括主机先进先出（FIFO）模块，第一编码器模块，控制模块，盘FIFO模块和第二编码器模块。 主机FIFO模块接收具有数据的块并选择性地接收主机逻辑块地址（HLBA）。 第一编码器模块基于数据和HLBA生成第一校验和，并生成第一编码块。 控制模块将HLBA附加到第一编码块并生成附加块。 磁盘FIFO模块从主机FIFO模块接收该块。 第二编码器模块基于HLBA和由盘FIFO模块接收的块中的数据选择性地产生第二校验和。 第二编码器模块基于第一和第二校验和将由盘FIFO模块接收的块与由主机FIFO模块接收的块进行比较。

公开(公告)号：US07827474B1

公开(公告)日：2010-11-02

申请号：US12364577

申请日：2009-02-03

申请人： Pantas Sutardja ,  Zining Wu

发明人： Pantas Sutardja ,  Zining Wu

IPC分类号： G06F11/00 ,  H03M13/00

CPC分类号： G11B20/18 ,  G11B20/1803 ,  G11B2020/183 ,  G11B2220/2516

摘要： A system for detecting errors in a channel includes a signal detector to detect a first sequence from the channel, the first sequence comprising a plurality of symbols. A decoder determines a total number of symbols in error in the first sequence. A decoder asserts a failure indication when the total number of symbols in error in the first sequence is greater than a predetermined threshold. A controller causes the signal detector to detect a second sequence from the channel in response to the decoder asserting the failure indication. The decoder identifies corresponding symbols in the first sequence and the second detected sequence that differ.

摘要翻译： 用于检测信道中的错误的系统包括：信号检测器，用于检测来自信道的第一序列，第一序列包括多个符号。 解码器确定第一序列中错误的符号总数。 当第一序列中错误的符号总数大于预定阈值时，解码器确定失败指示。 响应于解码器声明故障指示，控制器使信号检测器从通道检测第二序列。 解码器识别不同的第一序列和第二检测到的序列中的相应符号。