公开(公告)号：US06352900B1

公开(公告)日：2002-03-05

申请号：US09618404

申请日：2000-07-18

申请人： Manoj Mehrotra ,  Jerry Che-Jen Hu ,  Amitava Chatterjee ,  Mark S. Rodder

发明人： Manoj Mehrotra ,  Jerry Che-Jen Hu ,  Amitava Chatterjee ,  Mark S. Rodder

IPC分类号： H01L21336

CPC分类号： H01L29/6659 ,  H01L21/28247

摘要： A method for controlled oxide growth on transistor gates. A first film (40) is formed on a semiconductor substrate (10). The film is implanted with a first species and patterned to form a transistor gate (45) . The transistor gate (45) and the semiconductor substrate (10) is implanted with a second species and the transistor gate (45) oxidized to produce an oxide film (80) on the side surface of the transistor gate (45).

摘要翻译： 一种在晶体管栅极上控制氧化物生长的方法。 第一膜（40）形成在半导体衬底（10）上。 该膜植入第一种并图案化以形成晶体管栅极（45）。 晶体管栅极（45）和半导体衬底（10）被注入第二种类，并且晶体管栅极（45）被氧化以在晶体管栅极（45）的侧表面上产生氧化物膜（80）。

公开(公告)号：US08435848B2

公开(公告)日：2013-05-07

申请号：US13283817

申请日：2011-10-28

申请人： Manoj Mehrotra

发明人： Manoj Mehrotra

IPC分类号： H01L21/8238

CPC分类号： H01L21/823814 ,  H01L21/823807

摘要： A process of forming a CMOS integrated circuit including integrating SiGe source/drains in the PMOS transistor after source/drain and LDD implants and anneals. A dual layer hard mask is formed on a polysilicon gate layer. The bottom layer prevents SiGe growth on the polysilicon gate. The top layer protects the bottom layer during source/drain spacer removal. A stress memorization layer may be formed on the integrated circuit prior to a source/drain anneal and removed prior to forming a SiGe blocking layer over the NMOS. SiGe spacers may be formed on the PMOS gate to laterally offset the SiGe recesses.

摘要翻译： 一种形成CMOS集成电路的过程，包括在源极/漏极和LDD注入和退火之后在PMOS晶体管中集成SiGe源极/漏极。 双层硬掩模形成在多晶硅栅极层上。 底层可防止多晶硅栅极上的SiGe生长。 顶层在源/排水间隔物移除期间保护底层。 在源极/漏极退火之前，可以在集成电路上形成应力记忆层，并且在NMOS上形成SiGe阻挡层之前被去除。 SiGe间隔物可以形成在PMOS栅极上以横向偏移SiGe凹部。

公开(公告)号：US20120108021A1

公开(公告)日：2012-05-03

申请号：US13283817

申请日：2011-10-28

申请人： Manoj Mehrotra

发明人： Manoj Mehrotra

IPC分类号： H01L21/8238

CPC分类号： H01L21/823814 ,  H01L21/823807

摘要： A process of forming a CMOS integrated circuit including integrating SiGe source/drains in the PMOS transistor after source/drain and LDD implants and anneals. A dual layer hard mask is formed on a polysilicon gate layer. The bottom layer prevents SiGe growth on the polysilicon gate. The top layer protects the bottom layer during source/drain spacer removal. A stress memorization layer may be formed on the integrated circuit prior to a source/drain anneal and removed prior to forming a SiGe blocking layer over the NMOS. SiGe spacers may be formed on the PMOS gate to laterally offset the SiGe recesses.

摘要翻译： 一种形成CMOS集成电路的过程，包括在源极/漏极和LDD注入和退火之后在PMOS晶体管中集成SiGe源极/漏极。 在多晶硅栅极层上形成双层硬掩模。 底层可防止多晶硅栅极上的SiGe生长。 顶层在源/排水间隔物移除期间保护底层。 在源极/漏极退火之前，可以在集成电路上形成应力记忆层，并且在NMOS上形成SiGe阻挡层之前被去除。 SiGe间隔物可以形成在PMOS栅极上以横向偏移SiGe凹部。

公开(公告)号：US06635584B2

公开(公告)日：2003-10-21

申请号：US10229480

申请日：2002-08-28

申请人： Zhiqiang Jeff Wu ,  Mark S. Rodder ,  Manoj Mehrotra

发明人： Zhiqiang Jeff Wu ,  Mark S. Rodder ,  Manoj Mehrotra

IPC分类号： H01L2131

CPC分类号： H01L21/28247 ,  H01L21/28123

摘要： A system for fabricating an integrated circuit is disclosed that includes providing a semiconductor substrate (10), and forming a gate oxide layer (12) on an active area on the substrate. A polysilicon gate (14) is formed, on top of the gate oxide, by etching. Etch damage (16) on the substrate surface is repaired by anneal in an inert gas environment—e.g., He, Ne, N2, Ar gas, or combinations thereof.

摘要翻译： 公开了一种用于制造集成电路的系统，其包括提供半导体衬底（10），以及在衬底上的有源区上形成栅极氧化物层（12）。 通过蚀刻在栅极氧化物的顶部上形成多晶硅栅极（14）。 在惰性气体环境（例如He，Ne，N 2，Ar气体或其组合）中通过退火来修复基底表面上的蚀刻损伤（16）。

公开(公告)号：US20120104540A1

公开(公告)日：2012-05-03

申请号：US13284241

申请日：2011-10-28

申请人： Manoj Mehrotra

发明人： Manoj Mehrotra

IPC分类号： H01L29/06 ,  H01L21/762

CPC分类号： H01L29/0649 ,  H01L21/3086 ,  H01L21/76232

摘要： An isolation trench in a substrate of a semiconductor device includes a first shallow portion, a transition region, and a second deeper portion. The isolation trench contains a dielectric filler. The isolation trench is formed by first forming a first shallow portion of the isolation trench, forming polysilicon sidewalls on the first shallow portion, and then etching the second deeper portion.

摘要翻译： 半导体器件的衬底中的隔离沟槽包括第一浅部，过渡区和第二较深部。 隔离沟槽包含介电填料。 隔离沟槽通过首先形成隔离沟槽的第一浅部，在第一浅部上形成多晶硅侧壁，然后蚀刻第二较深部分而形成。

公开(公告)号：US20120104539A1

公开(公告)日：2012-05-03

申请号：US13284181

申请日：2011-10-28

申请人： Manoj Mehrotra

发明人： Manoj Mehrotra

IPC分类号： H01L29/06 ,  H01L21/302

CPC分类号： H01L21/3083 ,  H01L21/76232

摘要： An isolation trench in a substrate of a semiconductor device includes a first shallow portion with a dielectric sidewall and a second deeper portion without a dielectric sidewall. The isolation trench is formed by forming a first shallow portion of the trench, forming dielectric sidewalls on the first shallow portion, and then etching the substrate below the first shallow portion to form the second deeper portion. Shallow isolation trenches may be formed simultaneously with the etching of the second deeper portion.

摘要翻译： 半导体器件的衬底中的隔离沟槽包括具有电介质侧壁的第一浅部和没有电介质侧壁的第二较深部。 通过形成沟槽的第一浅部形成隔离沟槽，在第一浅部上形成电介质侧壁，然后在第一浅部下方蚀刻衬底以形成第二较深部分。 可以与第二较深部分的蚀刻同时形成浅的隔离沟槽。

公开(公告)号：US20120104503A1

公开(公告)日：2012-05-03

申请号：US13287409

申请日：2011-11-02

申请人： Manoj Mehrotra

发明人： Manoj Mehrotra

IPC分类号： H01L27/088 ,  H01L21/336

CPC分类号： H01L29/456 ,  H01L21/28518 ,  H01L21/823814 ,  H01L21/823864 ,  H01L29/41725 ,  H01L29/665 ,  H01L29/66507 ,  H01L29/6653 ,  H01L29/78 ,  H01L29/7845

摘要： A transistor is formed in a semiconductor substrate with a gate over a channel region, source/drain extension regions in the substrate adjacent the channel region, and source/drain regions in the substrate adjacent the source/drain extension regions. Silicide is formed on the source/drain extension regions and the source/drain regions so that the silicide has a first thickness over the source/drain extension regions and a second thickness over source/drain regions, with the second thickness being greater than the first thickness. Silicide on the source/drain extension regions lowers transistor series resistance which boosts transistor performance and also protects the source/drain extension regions from silicon loss and silicon damage during contact etch.

摘要翻译： 晶体管形成在沟道区域上具有栅极的半导体衬底中，与沟道区相邻的衬底中的源极/漏极延伸区域以及与源极/漏极延伸区域相邻的衬底中的源极/漏极区域。 在源极/漏极延伸区域和源极/漏极区域上形成硅化物，使得硅化物在源极/漏极延伸区域上具有第一厚度，并且在源极/漏极区域上具有第二厚度，其中第二厚度大于第一厚度 厚度。 源极/漏极延伸区上的硅化物降低晶体管串联电阻，从而提高晶体管性能，并且还可以在接触蚀刻期间保护源极/漏极延伸区域免受硅损耗和硅损坏。

公开(公告)号：US20080233702A1

公开(公告)日：2008-09-25

申请号：US11726684

申请日：2007-03-22

申请人： Manoj Mehrotra

发明人： Manoj Mehrotra

IPC分类号： H01L21/336 ,  H01L21/461

CPC分类号： H01L21/26506 ,  H01L21/26513 ,  H01L21/30604 ,  H01L29/66545 ,  H01L29/66636 ,  H01L29/7848

摘要： One embodiment of the present invention relates to a method of processing a semiconductor device. During the method an amorphization implant is performed to amorphize a selected region of a semiconductor structure. The amorphized selected region is then removed by performing a recess etch that is selective thereto. Other methods and systems are also disclosed.

摘要翻译： 本发明的一个实施例涉及一种处理半导体器件的方法。 在该方法期间，执行非晶化注入以使半导体结构的选定区域非晶化。 然后通过执行对其选择性的凹陷蚀刻来去除非晶化的选定区域。 还公开了其它方法和系统。

公开(公告)号：US20080153256A1

公开(公告)日：2008-06-26

申请号：US11644339

申请日：2006-12-22

申请人： Hiroaki Niimi ,  Manoj Mehrotra

发明人： Hiroaki Niimi ,  Manoj Mehrotra

IPC分类号： H01L21/76 ,  C23C16/513

CPC分类号： H01L21/76224 ,  C23C8/10 ,  C23C8/36

摘要： The invention provides methods for forming isolation structures and STI trenches in a semiconductor device, which may be carried out in a variety of semiconductor manufacturing processes. One embodiment of the invention relates to a method of forming a semiconductor device having isolation structures. In this method, trench regions are formed within a semiconductor body, and then surfaces of the trench regions are nitrided. Then the nitrided surfaces are subjected to a condition that limits nitrogen desorption from the nitrided surfaces. The nitrided surfaces of the trench regions are then oxidized to form nitrogen containing liners, after which the isolation trench is filled with a dielectric material. Other methods and systems are also disclosed.

摘要翻译： 本发明提供了在半导体器件中形成隔离结构和STI沟槽的方法，其可以在各种半导体制造工艺中进行。 本发明的一个实施例涉及一种形成具有隔离结构的半导体器件的方法。 在该方法中，在半导体本体内形成沟槽区域，然后对沟槽区域的表面进行氮化处理。 然后氮化表面经受限制氮从氮化表面脱附的条件。 然后将沟槽区域的氮化表面氧化以形成含氮衬垫，之后用绝缘材料填充隔离沟槽。 还公开了其它方法和系统。

公开(公告)号：US20080145991A1

公开(公告)日：2008-06-19

申请号：US11641578

申请日：2006-12-19

申请人： Manoj Mehrotra ,  Karen Hildegard Ralston Kirmse ,  Shirin Siddiqui

发明人： Manoj Mehrotra ,  Karen Hildegard Ralston Kirmse ,  Shirin Siddiqui

IPC分类号： H01L21/336

CPC分类号： H01L29/6659 ,  H01L21/2652 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/7836 ,  Y10S257/90

摘要： Slim spacers are implemented in transistor fabrication. More particularly, wide sidewall spacers are initially formed and used to guide dopants into source/drain regions in a semiconductor substrate. The wide sidewall spacers are then removed and slim sidewall spacers are formed alongside a gate stack of the transistor. The slim spacers facilitate transferring stress from an overlying pre metal dielectric (PMD) liner to a channel of the transistor, and also facilitate reducing a resistance in the transistor by allowing silicide regions to be formed closer to the channel. This mitigates yield loss by facilitating predictable or otherwise desirable behavior of the transistor.

摘要翻译： 半导体衬垫在晶体管制造中实现。 更具体地，宽侧壁间隔物最初形成并用于将掺杂剂引导到半导体衬底中的源极/漏极区。 然后去除宽的侧壁间隔物，并且在晶体管的栅极堆叠旁边形成细长的侧壁间隔物。 细长间隔件有助于将应力从上覆的预金属电介质（PMD）衬垫传递到晶体管的通道，并且还有助于通过使硅化物区域形成得更靠近沟道来减小晶体管中的电阻。 这通过促进晶体管的可预测或其它期望的行为来缓解产量损失。