公开(公告)号：US08741763B2

公开(公告)日：2014-06-03

申请号：US13465129

申请日：2012-05-07

申请人： Yuansheng Ma ,  Jongwook Kye ,  Harry Levinson ,  Hidekazu Yoshida ,  Mahbub Rashed

发明人： Yuansheng Ma ,  Jongwook Kye ,  Harry Levinson ,  Hidekazu Yoshida ,  Mahbub Rashed

IPC分类号： H01L21/44 ,  H01L23/528

CPC分类号： H01L21/76895 ,  H01L23/528 ,  H01L27/0207 ,  H01L27/11807 ,  H01L2027/11875 ,  H01L2924/0002 ,  H01L2924/00

摘要： An approach for providing layout designs with via routing structures is disclosed. Embodiments include: providing a gate structure and a diffusion contact on a substrate; providing a gate contact on the gate structure; providing a metal routing structure that does not overlie a portion of the gate contact, the diffusion contact, or a combination thereof; and providing a via routing structure over the portion and under a part of the metal routing structure to couple the gate contact, the diffusion contact, or a combination thereof to the metal routing structure.

摘要翻译： 公开了一种通过路由结构提供布局设计的方法。 实施例包括：在衬底上提供栅极结构和扩散接触; 在栅极结构上提供栅极接触; 提供不覆盖栅极接触部分，扩散接触部分或其组合的金属布线结构; 以及在金属布线结构的部分和一部分之下提供通孔布线结构以将栅极接触，扩散接触或其组合耦合到金属布线结构。

公开(公告)号：US20140035151A1

公开(公告)日：2014-02-06

申请号：US13567233

申请日：2012-08-06

申请人： Lei Yuan ,  Hidekazu Yoshida ,  Jongwook Kye ,  Qi Xiang ,  Mahbub Rashed

发明人： Lei Yuan ,  Hidekazu Yoshida ,  Jongwook Kye ,  Qi Xiang ,  Mahbub Rashed

IPC分类号： H01L21/308 ,  H01L23/50 ,  G06F17/50

CPC分类号： G06F17/5068 ,  G03F7/70466 ,  H01L2924/0002 ,  H01L2924/00

摘要： Integrated circuits and methods for fabricating integrated circuits are provided. One method includes creating a master pattern layout including first and second adjacent cells. The first adjacent cell has a first border pin with a first routing line. The second adjacent cell has a second border pin with a second routing line. The first and second routing lines overlap to define an edge-edge stitch to couple the first and second border pins. The master pattern layout is decomposed into sub-patterns.

摘要翻译： 提供了用于制造集成电路的集成电路和方法。 一种方法包括创建包括第一和第二相邻单元格的主图案布局。 第一相邻单元具有带有第一路由线的第一边界引脚。 第二相邻单元具有带有第二路由线的第二边界引脚。 第一和第二路由线重叠以限定边缘线迹以耦合第一和第二边界引脚。 主模式布局被分解为子模式。

公开(公告)号：US08581348B2

公开(公告)日：2013-11-12

申请号：US13324699

申请日：2011-12-13

申请人： Mahbub Rashed ,  Steven Soss ,  Jongwook Kye ,  Irene Y. Lin ,  James Benjamin Gullette ,  Chinh Nguyen ,  Jeff Kim ,  Marc Tarabbia ,  Yuansheng Ma ,  Yunfei Deng ,  Rod Augur ,  Seung-Hyun Rhee ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

发明人： Mahbub Rashed ,  Steven Soss ,  Jongwook Kye ,  Irene Y. Lin ,  James Benjamin Gullette ,  Chinh Nguyen ,  Jeff Kim ,  Marc Tarabbia ,  Yuansheng Ma ,  Yunfei Deng ,  Rod Augur ,  Seung-Hyun Rhee ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

IPC分类号： H01L27/088 ,  H01L21/70 ,  H01L21/02

CPC分类号： H01L21/76895 ,  H01L27/0207 ,  H01L27/11807 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device is provided for implementing at least one logic element. The semiconductor device includes a semiconductor substrate with a first transistor and a second transistor formed on the semiconductor substrate. Each of the transistors includes a source, a drain, and a gate. A CA layer is electrically connected to at least one of the source or the drain of the first transistor. A CB layer is electrically connected to at least one of the gates of the transistors and the CA layer.

摘要翻译： 提供半导体器件用于实现至少一个逻辑元件。 半导体器件包括具有第一晶体管的半导体衬底和形成在半导体衬底上的第二晶体管。 每个晶体管包括源极，漏极和栅极。 CA层电连接到第一晶体管的源极或漏极中的至少一个。 CB层电连接到晶体管和CA层的至少一个栅极。

公开(公告)号：US20130275935A1

公开(公告)日：2013-10-17

申请号：US13446418

申请日：2012-04-13

申请人： Mahbub Rashed ,  David Doman ,  Dinesh Somasekhar ,  Yan Wang ,  Yunfei Deng ,  Navneet Jain ,  Jongwook Kye ,  Ali Keshavarzi ,  Subramani Kengeri ,  Suresh Venkatesan

发明人： Mahbub Rashed ,  David Doman ,  Dinesh Somasekhar ,  Yan Wang ,  Yunfei Deng ,  Navneet Jain ,  Jongwook Kye ,  Ali Keshavarzi ,  Subramani Kengeri ,  Suresh Venkatesan

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  G06F17/5031 ,  G06F2217/84

摘要： An approach for providing timing-closed FinFET designs from planar designs is disclosed. Embodiments include: receiving one or more planar cells associated with a planar design; generating an initial FinFET design corresponding to the planar design based on the planar cells and a FinFET model; and processing the initial FinFET design to provide a timing-closed FinFET design. Other embodiments include: determining a race condition associated with a path of the initial FinFET design based on a timing analysis of the initial FinFET design; and increasing delay associated with the path to resolve hold violations associated with the race condition, wherein the processing of the initial FinFET design is based on the delay increase.

摘要翻译： 公开了一种从平面设计提供定时关闭的FinFET设计的方法。 实施例包括：接收与平面设计相关联的一个或多个平面单元; 基于平面单元和FinFET模型产生对应于平面设计的初始FinFET设计; 并处理初始FinFET设计以提供定时关闭的FinFET设计。 其他实施例包括：基于初始FinFET设计的时序分析确定与初始FinFET设计的路径相关联的竞争条件; 以及与解决与竞争条件相关联的持续违规的路径相关联的增加的延迟，其中初始FinFET设计的处理基于延迟增加。

公开(公告)号：US07829266B2

公开(公告)日：2010-11-09

申请号：US11834979

申请日：2007-08-07

申请人： Yunfei Deng ,  Jongwook Kye ,  Ryoung-han Kim

发明人： Yunfei Deng ,  Jongwook Kye ,  Ryoung-han Kim

IPC分类号： G03F7/00 ,  G03F1/00 ,  G03C5/00

CPC分类号： G03B27/42

摘要： Accurate ultrafine patterns are formed using a multiple exposure technique comprising implementing an OPC procedure to form an exposure reticle to compensate for distortion of an overlying resist pattern caused by an underlying resist pattern. Embodiments include forming a first resist pattern in a first resist layer over a target layer using a first exposure reticle, forming a second exposure reticle by an OPC technique to compensate for distortion of a second resist pattern caused by the underlying first resist pattern, depositing a second resist layer on the first resist pattern, forming the second resist pattern in the second resist layer using the second exposure reticle, the first and second resist patterns constituting a final resist mask, and forming a pattern in the target layer using the final resist mask.

摘要翻译： 使用多重曝光技术形成精确的超细纹图形，其包括实施OPC过程以形成曝光掩模版，以补偿由下面的抗蚀剂图案引起的上覆抗蚀剂图案的变形。 实施例包括使用第一曝光掩模在目标层上在第一抗蚀剂层中形成第一抗蚀剂图案，通过OPC技术形成第二曝光掩模版，以补偿由下面的第一抗蚀剂图案引起的第二抗蚀剂图案的变形， 在第一抗蚀剂图案上的第二抗蚀剂层，使用第二曝光掩模在第二抗蚀剂层中形成第二抗蚀剂图案，第一和第二抗蚀剂图案构成最终抗蚀剂掩模，并且使用最终抗蚀剂掩模在目标层中形成图案 。

公开(公告)号：US07125652B2

公开(公告)日：2006-10-24

申请号：US10726413

申请日：2003-12-03

申请人： Christopher F. Lyons ,  Carl P. Babcock ,  Jongwook Kye

发明人： Christopher F. Lyons ,  Carl P. Babcock ,  Jongwook Kye

IPC分类号： G03F7/20

CPC分类号： G03F7/70341

摘要： A method of making a device using a lithographic system having a lens from which an exposure pattern is emitted. A conforming immersion medium can be positioned between a photo resist layer and the lens. The photo resist layer, which can be disposed over a wafer, and the lens can be brought into intimate contact with the conforming immersion medium. The photo resist can then be exposed with the exposure pattern so that the exposure pattern traverses the conforming immersion medium.

摘要翻译： 一种制造使用具有透镜的光刻系统的装置的方法，曝光图案从该透镜发射。 适配浸没介质可以位于光致抗蚀剂层和透镜之间。 可以设置在晶片上的光致抗蚀剂层，并且透镜可以与合适的浸渍介质紧密接触。 然后可以用曝光图案曝光光致抗蚀剂，使得曝光图案穿过合适的浸渍介质。

公开(公告)号：US06602794B1

公开(公告)日：2003-08-05

申请号：US09802437

申请日：2001-03-09

申请人： Jongwook Kye

发明人： Jongwook Kye

IPC分类号： H01L21302

CPC分类号： H01L21/31144 ,  G03F7/40 ,  G03F7/405 ,  H01L21/0273 ,  H01L21/76816

摘要： A method of forming narrow trenches in a layer of photoresist is disclosed. The method includes providing a photoresist layer and patterning the photoresist layer to form a plurality of apertures having sidewalls. The method can also include silylating the sidewalls of the apertures in the photoresist layer and reflowing the photoresist layer. The process can be utilized to form contacts having widths which are less than one lithographic feature wide.

摘要翻译： 公开了一种在光致抗蚀剂层中形成窄沟槽的方法。 该方法包括提供光致抗蚀剂层并图案化光致抗蚀剂层以形成具有侧壁的多个孔。 该方法还可以包括使光致抗蚀剂层中的孔的侧壁甲硅烷基化并回流光致抗蚀剂层。 该方法可用于形成具有小于一个光刻特征宽度的宽度的接触。

公开(公告)号：US06489068B1

公开(公告)日：2002-12-03

申请号：US09790135

申请日：2001-02-21

申请人： Jongwook Kye

发明人： Jongwook Kye

IPC分类号： G03F900

CPC分类号： G03F7/70633

摘要： A method of observing overlay errors associated with two masks or reticles includes providing alignment marks to a substrate. The alignment marks can be observed to determine overlay errors. In one embodiment, the lightness or darkness of the alignment marks can indicate an overlay error. The technique can be utilized in any photolithographic system including an EUV, VUV, DUV or conventional patterning device.

摘要翻译： 观察与两个掩模或掩模版相关联的覆盖误差的方法包括向衬底提供对准标记。 可以观察到对准标记以确定重叠误差。 在一个实施例中，对准标记的亮度或暗度可以指示重叠误差。 该技术可以用于包括EUV，VUV，DUV或常规图案形成装置的任何光刻系统中。

公开(公告)号：US06459480B1

公开(公告)日：2002-10-01

申请号：US09662016

申请日：2000-09-14

申请人： Jongwook Kye

发明人： Jongwook Kye

IPC分类号： G01B900

CPC分类号： G03F7/706 ,  G02B27/0025 ,  G03F7/70625

摘要： The present invention provides a method for measuring lens aberration of light on a wafer. The method includes printing a pattern on the wafer by projecting the pattern through a lens in a plurality of pitches and directions; measuring a plurality of critical dimension (CD) differences between two locations on the printed pattern for each of the plurality of pitches and directions; and determining at least one Zernike coma aberration coefficient based on the measured plurality of CD differences. The method in accordance with the present invention measures the CD difference between two locations on the printed pattern on a wafer. This CD difference is then used to calculate the Zernike coma aberration coefficients. No projected reference pattern is required to measure the CD difference, and thus an absolute coma aberration can be calculated. Also, the coma aberration coefficients are based on the light projected onto the wafer, allowing chip manufacturers to more precisely select a stepper with an appropriate lens aberration. This in turn allows better quality control in the clarity of patterns printed on wafers.

摘要翻译： 本发明提供一种测量晶片上的透镜像差的方法。 该方法包括通过以多个间距和方向通过透镜投射图案来在晶片上印刷图案; 测量所述多个间距和方向中的每一个的印刷图案上的两个位置之间的多个临界尺寸（CD）差异; 以及基于所测量的多个CD差异来确定至少一个泽尼克斯彗形像差系数。 根据本发明的方法测量晶片上印刷图案上的两个位置之间的CD差异。 然后使用该CD差异来计算泽尼克斯彗形像差系数。 不需要投影参考图案来测量CD差异，因此可以计算绝对彗差。 此外，彗形像差系数基于投射到晶片上的光，允许芯片制造商更精确地选择具有适当透镜像差的步进器。 这反过来允许在印刷在晶片上的图案的清晰度中更好地进行质量控制。

公开(公告)号：US08735050B2

公开(公告)日：2014-05-27

申请号：US13567233

申请日：2012-08-06

申请人： Lei Yuan ,  Hidekazu Yoshida ,  Jongwook Kye ,  Qi Xiang ,  Mahbub Rashed

发明人： Lei Yuan ,  Hidekazu Yoshida ,  Jongwook Kye ,  Qi Xiang ,  Mahbub Rashed

IPC分类号： G03F1/00 ,  G06F17/50

CPC分类号： G06F17/5068 ,  G03F7/70466 ,  H01L2924/0002 ,  H01L2924/00

摘要： Integrated circuits and methods for fabricating integrated circuits are provided. One method includes creating a master pattern layout including first and second adjacent cells. The first adjacent cell has a first border pin with a first routing line. The second adjacent cell has a second border pin with a second routing line. The first and second routing lines overlap to define an edge-edge stitch to couple the first and second border pins. The master pattern layout is decomposed into sub-patterns.

摘要翻译： 提供了用于制造集成电路的集成电路和方法。 一种方法包括创建包括第一和第二相邻单元格的主图案布局。 第一相邻单元具有带有第一路由线的第一边界引脚。 第二相邻单元具有带有第二路由线的第二边界引脚。 第一和第二路由线重叠以限定边缘线迹以耦合第一和第二边界引脚。 主模式布局被分解为子模式。