公开(公告)号：US08543955B1

公开(公告)日：2013-09-24

申请号：US12716999

申请日：2010-03-03

申请人： Sinan Kaptanoglu ,  David W. Mendel

发明人： Sinan Kaptanoglu ,  David W. Mendel

IPC分类号： G06F17/50

CPC分类号： H03K19/17748 ,  H03K19/017581 ,  H03K19/177 ,  H03K19/17728 ,  H03K19/1774 ,  H03K19/17796

摘要： A time-multiplexed field programmable gate array (TM-FPGA) includes programmable logic circuitry, programmable interconnect circuitry, and a plurality of context registers. A user's circuit can be mapped to the programmable logic circuitry, the programmable interconnect circuitry, and the plurality of context registers without the user's intervention in mapping the design.

摘要翻译： 时间复用的现场可编程门阵列（TM-FPGA）包括可编程逻辑电路，可编程互连电路和多个上下文寄存器。 用户的电路可以映射到可编程逻辑电路，可编程互连电路和多个上下文寄存器，而无需用户对设计进行映射。

公开(公告)号：US08258811B2

公开(公告)日：2012-09-04

申请号：US13158019

申请日：2011-06-10

申请人： Samuel W. Beal ,  Sinan Kaptanoglu ,  Jung-Cheun Lien ,  William Shu ,  King W. Chan ,  William C. Plants

发明人： Samuel W. Beal ,  Sinan Kaptanoglu ,  Jung-Cheun Lien ,  William Shu ,  King W. Chan ,  William C. Plants

IPC分类号： H03K19/177

CPC分类号： H03K19/17768 ,  H03K19/1736 ,  H03K19/17704 ,  H03K19/17732 ,  H03K19/17736 ,  H03K19/17744 ,  H03K19/17796

摘要： An enhanced performance field programmable gate array integrated circuit comprises a field programmable gate array and other functional circuitry such as a mask-programmable gate array in the same integrated circuit. A circuit interface provides communication between the field programmable gate array, the mask-programmable gate array and the integrated circuit I/O.

摘要翻译： 增强的性能现场可编程门阵列集成电路包括现场可编程门阵列和其它功能电路，例如同一集成电路中的掩模可编程门阵列。 电路接口提供现场可编程门阵列，掩模可编程门阵列和集成电路I / O之间的通信。

公开(公告)号：US08225259B1

公开(公告)日：2012-07-17

申请号：US11129796

申请日：2005-05-16

申请人： David W. Mendel ,  Sinan Kaptanoglu

发明人： David W. Mendel ,  Sinan Kaptanoglu

IPC分类号： G06F17/50

CPC分类号： H03K19/17748 ,  H03K19/017581 ,  H03K19/177 ,  H03K19/17728 ,  H03K19/1774 ,  H03K19/17796

摘要： A multiple-clock time-multiplexed field programmable gate array (TM-FPGA) includes programmable logic circuitry. A plurality of clock signals within the TM-FPGA couple to the programmable logic circuitry. A user's circuit can be mapped to the programmable logic circuitry without the user's intervention in mapping the circuit to the programmable logic circuitry.

摘要翻译： 多时钟时间复用现场可编程门阵列（TM-FPGA）包括可编程逻辑电路。 TM-FPGA内的多个时钟信号耦合到可编程逻辑电路。 用户的电路可以映射到可编程逻辑电路，而无需用户介入将电路映射到可编程逻辑电路。

公开(公告)号：US08082526B2

公开(公告)日：2011-12-20

申请号：US12069830

申请日：2008-02-12

申请人： Michael Hutton ,  Sinan Kaptanoglu

发明人： Michael Hutton ,  Sinan Kaptanoglu

IPC分类号： G06F17/50

CPC分类号： H03K19/17736 ,  G06F5/01

摘要： A dedicated hardware block is provided for implementing crossbars and/or barrel shifters in programmable logic resources. Crossbar and/or barrel shifter circuitry may replace one or more rows, one or more columns, one or more rectangles, or any combination thereof of programmable logic regions on a programmable logic resource. The functionality of the crossbar and/or barrel shifter circuitry can further be improved by implementing time-multiplexing.

摘要翻译： 提供专用硬件块用于在可编程逻辑资源中实现十字路口和/或桶形移位器。 横杆和/或桶形移位器电路可以替代可编程逻辑资源上的可编程逻辑区域的一行或多行，一列或多列，一个或多个矩形或其任意组合。 可以通过实施时间复用来进一步改进交叉开关和/或桶形移位器电路的功能。

公开(公告)号：US07557612B2

公开(公告)日：2009-07-07

申请号：US12130876

申请日：2008-05-30

申请人： Sinan Kaptanoglu

发明人： Sinan Kaptanoglu

IPC分类号： H03K19/177

CPC分类号： H03K19/17736 ,  H03K19/17728 ,  H03K19/1778 ,  H03K19/17796

摘要： An FPGA architecture has top, middle and low levels. The top level is an array of B16×16 tiles enclosed by I/O blocks. The routing resources in the middle level are expressway routing channels including interconnect conductors. At the lowest level, there are block connect routing channels, local mesh routing channels, and direct connect interconnect conductors to connect the logic elements to further routing resources. Each B1 block includes four clusters of devices. Each of the clusters includes first and second LUT3s, a LUT2, and a DFF. Each of the LUT3s have three inputs and one output. Each of the LUT2s have two inputs and one output. Each DFF has a data input and a data output. In each of the clusters the outputs of the LUT3s are multiplexed to the input of DFF, and symmetrized with the output of the DFF to form two outputs of each of the clusters.

摘要翻译： FPGA架构具有顶级，中级和低级。 顶级是由I / O块包围的B16x16瓦数组。 中间路由资源是高速公路路由信道，包括互连导体。 在最底层，有块连接路由通道，本地网状路由通道和直接连接互连导体，以将逻辑元件连接到更多的路由资源。 每个B1块包括四组设备。 每个簇包括第一和第二LUT3，LUT2和DFF。 每个LUT3有三个输入和一个输出。 每个LUT2有两个输入和一个输出。 每个DFF都有数据输入和数据输出。 在每个簇中，LUT3的输出被复用到DFF的输入，并且与DFF的输出对称，以形成每个簇的两个输出。

公开(公告)号：US07408383B1

公开(公告)日：2008-08-05

申请号：US11855974

申请日：2007-09-14

申请人： Wenyi Feng ,  Sinan Kaptanoglu

发明人： Wenyi Feng ,  Sinan Kaptanoglu

IPC分类号： H01L25/00 ,  H03K19/177

CPC分类号： H03K19/17736

摘要： An interconnect architecture for a programmable logic device comprises a plurality of interconnect routing lines. The data inputs of a plurality of first-level multiplexers are connected to the plurality of interconnect routing lines such that each interconnect routing line is connected to only one multiplexer. A plurality of second-level multiplexers are organized into multiplexer groups. Each of a plurality of lookup tables is associated with one of the multiplexer groups and has a plurality of lookup table inputs. Each lookup table input is coupled to the output of a different one of the second-level multiplexers in the one of the multiplexer groups with which it is associated. The data inputs of the second-level multiplexers are connected to the outputs of the first-level multiplexers such that each output of each first-level multiplexer is connected to an input of only one second-level multiplexer in each multiplexer group.

摘要翻译： 用于可编程逻辑器件的互连架构包括多个互连路由线。 多个第一级复用器的数据输入连接到多个互连路由线，使得每个互连路由线仅连接到一个多路复用器。 多个第二级多路复用器被组织成多路复用器组。 多个查找表中的每一个与多路复用器组中的一个相关联并且具有多个查找表输入。 每个查找表输入耦合到与其相关联的多路复合器组中的一个中的不同的一个二级多路复用器的输出。 第二级复用器的数据输入连接到第一级复用器的输出端，使得每个第一级多路复用器的每个输出端连接到每个复用器组中只有一个二级多路复用器的输入。

公开(公告)号：US07977970B2

公开(公告)日：2011-07-12

申请号：US12794279

申请日：2010-06-04

申请人： Samuel W. Beal ,  Sinan Kaptanoglu ,  Jung-Cheun Lien ,  William Shu ,  King W. Chan ,  William C. Plants

发明人： Samuel W. Beal ,  Sinan Kaptanoglu ,  Jung-Cheun Lien ,  William Shu ,  King W. Chan ,  William C. Plants

IPC分类号： H03K19/177

CPC分类号： H03K19/17768 ,  H03K19/1736 ,  H03K19/17704 ,  H03K19/17732 ,  H03K19/17736 ,  H03K19/17744 ,  H03K19/17796

摘要： An enhanced performance field programmable gate array integrated circuit comprises a field programmable gate array and other functional circuitry such as a mask-programmable gate array in the same integrated circuit. A circuit interface provides communication between the field programmable gate array, the mask-programmable gate array and the integrated circuit I/O.

摘要翻译： 增强的性能现场可编程门阵列集成电路包括现场可编程门阵列和其它功能电路，例如同一集成电路中的掩模可编程门阵列。 电路接口提供现场可编程门阵列，掩模可编程门阵列和集成电路I / O之间的通信。

公开(公告)号：US20100156460A1

公开(公告)日：2010-06-24

申请号：US12717315

申请日：2010-03-04

申请人： Sinan Kaptanoglu

发明人： Sinan Kaptanoglu

IPC分类号： H03K19/177

CPC分类号： H03K19/1737 ,  H03K19/17728

摘要： A logic module and flip-flop includes input multiplexers having data inputs coupled to routing resources. A clock multiplexer has inputs coupled to clock resources, and an output. An input-select multiplexer has a first input coupled to the output of an input multiplexer. A flip-flop has a clock input coupled to the output of the clock multiplexer, and a data output coupled to an input of the input-select multiplexer. A logic module has data inputs coupled to the output of the input select multiplexers. A flip-flop multiplexer is coupled to the data input of the flip-flop, and has inputs input coupled to the output of the first input multiplexer, the data output of the logic module, and a third input coupled to routing resources.

摘要翻译： 逻辑模块和触发器包括具有耦合到路由资源的数据输入的输入多路复用器。 时钟复用器具有耦合到时钟资源的输入和输出。 输入选择多路复用器具有耦合到输入多路复用器的输出的第一输入。 触发器具有耦合到时钟复用器的输出的时钟输入和耦合到输入选择多路复用器的输入的数据输出。 逻辑模块具有耦合到输入选择多路复用器的输出的数据输入。 触发器多路复用器耦合到触发器的数据输入，并具有耦合到第一输入多路复用器的输出，逻辑模块的数据输出和耦合到路由资源的第三输入的输入输入。

公开(公告)号：US07701250B1

公开(公告)日：2010-04-20

申请号：US12360971

申请日：2009-01-28

申请人： Sinan Kaptanoglu

发明人： Sinan Kaptanoglu

IPC分类号： G06F7/38 ,  H03K19/177

CPC分类号： H03K19/1737 ,  H03K19/17728

摘要： A logic module and flip-flop includes input multiplexers having data inputs coupled to routing resources. A clock multiplexer has inputs coupled to clock resources, and an output. An input-select multiplexer has a first input coupled to the output of an input multiplexer. A flip-flop has a clock input coupled to the output of the clock multiplexer, and a data output coupled to an input of the input-select multiplexer. A logic module has data inputs coupled to the output of the input select multiplexers. A flip-flop multiplexer is coupled to the data input of the flip-flop, and has inputs input coupled to the output of the first input multiplexer, the data output of the logic module, and a third input coupled to routing resources.

摘要翻译： 逻辑模块和触发器包括具有耦合到路由资源的数据输入的输入多路复用器。 时钟复用器具有耦合到时钟资源的输入和输出。 输入选择多路复用器具有耦合到输入多路复用器的输出的第一输入。 触发器具有耦合到时钟复用器的输出的时钟输入和耦合到输入选择多路复用器的输入的数据输出。 逻辑模块具有耦合到输入选择多路复用器的输出的数据输入。 触发器多路复用器耦合到触发器的数据输入，并具有耦合到第一输入多路复用器的输出，逻辑模块的数据输出和耦合到路由资源的第三输入的输入输入。

公开(公告)号：US07545169B1

公开(公告)日：2009-06-09

申请号：US12173225

申请日：2008-07-15

申请人： Wenyi Feng ,  Sinan Kaptanoglu

发明人： Wenyi Feng ,  Sinan Kaptanoglu

IPC分类号： H01L25/00 ,  H03K19/177

CPC分类号： H03K19/17736

摘要： An interconnect architecture for a programmable logic device comprises a plurality of interconnect routing lines. The data inputs of a plurality of first-level multiplexers are connected to the plurality of interconnect routing lines such that each interconnect routing line is connected to only one multiplexer. A plurality of second-level multiplexers are organized into multiplexer groups. Each of a plurality of lookup tables is associated with one of the multiplexer groups and has a plurality of lookup table inputs. Each lookup table input is coupled to the output of a different one of the second-level multiplexers in the one of the multiplexer groups with which it is associated. The data inputs of the second-level multiplexers are connected to the outputs of the first-level multiplexers such that each output of each first-level multiplexer is connected to an input of only one second-level multiplexer in each multiplexer group.

摘要翻译： 用于可编程逻辑器件的互连架构包括多个互连路由线。 多个第一级复用器的数据输入连接到多个互连路由线，使得每个互连路由线仅连接到一个多路复用器。 多个第二级多路复用器被组织成多路复用器组。 多个查找表中的每一个与多路复用器组中的一个相关联并且具有多个查找表输入。 每个查找表输入耦合到与其相关联的多路复合器组中的一个中的不同的一个二级多路复用器的输出。 第二级复用器的数据输入连接到第一级复用器的输出，使得每个第一级多路复用器的每个输出连接到每个多路复用器组中仅一个第二级多路复用器的输入。