公开(公告)号：US5646883A

公开(公告)日：1997-07-08

申请号：US708913

申请日：1996-09-05

申请人： Wolfgang Krautschneider ,  Klaus J. Lau

发明人： Wolfgang Krautschneider ,  Klaus J. Lau

IPC分类号： G11C11/409 ,  G11C7/06 ,  G11C11/402 ,  G11C11/404 ,  G11C11/4091 ,  G11C11/00

CPC分类号： G11C7/065 ,  G11C11/404 ,  G11C11/4091

摘要： A memory system includes a plurality of gain memory cells connected via bit bits to sense amplifiers with each sense amplifier having at least two pairs of metal oxide semiconductor (MOS) transistors which have opposite conductivity types. Each gain memory cell has two serially connected n-channel MOS transistors with a diode connected between a gate of a first of the transistors and a source thereof. Three illustrative embodiments of sense amplifiers are used with the gain memory cells.

摘要翻译： 存储器系统包括通过比特位连接到读出放大器的多个增益存储单元，每个读出放大器具有至少两对具有相反导电类型的金属氧化物半导体（MOS）晶体管。 每个增益存储单元具有两个串联连接的n沟道MOS晶体管，二极管连接在第一晶体管的栅极和源极之间。 读出放大器的三个说明性实施例与增益存储单元一起使用。

公开(公告)号：US06521935B2

公开(公告)日：2003-02-18

申请号：US10027524

申请日：2001-12-26

申请人： Wolfgang Krautschneider ,  Till Schlösser ,  Josef Willer

发明人： Wolfgang Krautschneider ,  Till Schlösser ,  Josef Willer

IPC分类号： H01L27108

CPC分类号： H01L27/10864 ,  H01L27/10876 ,  H01L29/66666 ,  H01L29/7841 ,  H01L29/78642

摘要： A MOS transistor includes an upper source/drain region, a channel region, and a lower source/drain region that are stacked as layers one above the other and form a projection of a substrate. A gate dielectric adjoins a first lateral area of the projection. A gate electrode adjoins the gate dielectric. A conductive structure adjoins a second lateral area of the projection in the region of the channel region. The conductive structure adjoins the gate electrode.

摘要翻译： MOS晶体管包括上层堆叠的上源极/漏极区，沟道区和下源极/漏极区，并且形成衬底的突起。 栅极电介质邻接突起的第一横向区域。 栅电极邻接栅极电介质。 导电结构在通道区域的区域中毗邻突起的第二横向区域。 导电结构邻接栅电极。

公开(公告)号：US5990536A

公开(公告)日：1999-11-23

申请号：US981674

申请日：1998-01-06

申请人： Frank Lau ,  Wolfgang Krautschneider ,  Manfred Engelhardt

发明人： Frank Lau ,  Wolfgang Krautschneider ,  Manfred Engelhardt

IPC分类号： H01L21/76 ,  H01L21/762 ,  H01L21/763 ,  H01L21/8234 ,  H01L21/8246 ,  H01L27/088 ,  H01L27/112 ,  H01L29/00 ,  H01L29/76

CPC分类号： H01L21/763 ,  H01L21/76232

摘要： An integrated circuit arrangement having at least two components has in a substrate, an insulation structure (4', 5) between the components which covers at least one side of a trench (3) and is thicker at the bottom of the trench than at the neck of the trench. The components are in this case arranged in different planes on the substrate surface and on the trench bottom. The insulation structure effects vertical insulation between the components.

摘要翻译： PCT No.PCT / DE96 / 01109 Sec。 371日期：1998年1月6日 102（e）1998年1月6日PCT PCT 1996年6月24日PCT公布。 公开号WO97 / 03463 日本1997年1月30日具有至少两个部件的集成电路装置具有在基板中的部件之间的绝缘结构（4'，5），其覆盖沟槽（3）的至少一侧，并且在 沟渠比在沟槽的脖子。 在这种情况下，组件分布在衬底表面和沟槽底部的不同平面上。 绝缘结构影响组件之间的垂直绝缘。

公开(公告)号：US5943572A

公开(公告)日：1999-08-24

申请号：US952168

申请日：1997-11-06

申请人： Wolfgang Krautschneider

发明人： Wolfgang Krautschneider

IPC分类号： H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L29/06

CPC分类号： H01L27/11517 ,  H01L27/11551

摘要： An electrically writable and erasable read-only memory cell arrangement having memory cells. Each of the memory cells having an MOS transistor having a floating gate (6"). The MOS transistors are arranged in rows which run parallel. Adjacent rows run in each case alternately on the bottom of longitudinal trenches (4) and between adjacent longitudinal trenches (4). An area requirement for each memory cell of 2F.sup.2 (F: minimum structure size) is achieved by self-aligning process steps.

摘要翻译： PCT No.PCT / DE96 / 01171 Sec。 371日期：1997年11月6日 102（e）日期1997年11月6日PCT PCT 1996年7月2日PCT公布。 公开号WO97 / 03469 日期1997年1月30日具有存储单元的电可写和可擦除只读存储单元布置。 每个存储单元具有具有浮动栅极（6“）的MOS晶体管。 MOS晶体管排列成并行的行。 相邻的行在每个情况下交替地在纵向沟槽（4）的底部和相邻的纵向沟槽（4）之间运行。 通过自对准工艺步骤实现2F2（F：最小结构尺寸）的每个存储单元的面积要求。

公开(公告)号：US5471417A

公开(公告)日：1995-11-28

申请号：US87814

申请日：1993-07-09

申请人： Wolfgang Krautschneider ,  Wolfram Wersing

发明人： Wolfgang Krautschneider ,  Wolfram Wersing

IPC分类号： G11C11/22 ,  G11C14/00 ,  G11C19/00 ,  H01L21/02 ,  H01L21/8246 ,  H01L21/8247 ,  H01L27/105 ,  H01L27/115 ,  H01L29/51 ,  H01L29/78 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L27/11502 ,  G11C11/22 ,  H01L29/516 ,  H01L29/78391 ,  H01L28/56

摘要： In the memory cell arrangement, each memory cell consists of a field-effect transistor comprising a gate dielectric (14) which contains at least one ferroelectric layer (142). Depending on the sign of the remanent polarization of the ferroelectric layer (142), the field-effect transistor exhibits one of two different threshold voltages which have the same sign and which are allocated to the logic states "0" and "1". Information is written in by repolarizing the ferroelectric layer (142), information items are read by applying a voltage to the gate electrode of the field-effect transistor, the voltage being between the two threshold voltages.

摘要翻译： PCT No.PCT / DE91 / 00957 Sec。 371日期：1993年7月9日 102（e）日期1993年7月9日PCT 1991年12月10日PCT PCT。 第WO92 / 12518号公报 日期为1992年7月23日。在存储单元布置中，每个存储单元由包含至少一个铁电层（142）的栅极电介质（14）的场效应晶体管组成。 取决于铁电层（142）的剩余极化的符号，场效应晶体管呈现具有相同符号且分配给逻辑状态“0”和“1”的两个不同阈值电压之一。 通过对铁电体层142进行复极化来写入信息，通过向场效应晶体管的栅电极施加电压来读取信息，电压在两个阈值电压之间。