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    Control apparatus for gas sensor
    63.
    发明授权
    Control apparatus for gas sensor 有权
    气体传感器控制装置

    公开(公告)号：US08720186B2

    公开(公告)日：2014-05-13

    申请号：US13305285

    申请日：2011-11-28

    申请人： Seiji Maeda

    发明人： Seiji Maeda

    IPC分类号： F01N3/00

    CPC分类号： G01N27/4065 ,  F02D41/1454 ,  F02D41/1495 ,  G01N27/4175

    摘要： A control apparatus (100) for a gas sensor (10) which includes a cell (2) composed of a solid electrolyte body and a pair of electrodes provided thereon. The control apparatus includes voltage application means (70) for applying a single pulse voltage to the cell over a constant energization time T; first-output-value obtaining means 70 for obtaining a first output value Vri1 from the cell when a first time t1 shorter than the constant energization time has elapsed; second-output-value obtaining means (70) for obtaining a second output value Vri2 from the cell when a second time t2 shorter than the constant energization time but longer than the first time has elapsed; and deterioration-degree detection means 70 for detecting the degree of deterioration of the cell on the basis of a difference ΔVri between the second output value and the first output value.

    摘要翻译： 一种用于气体传感器（10）的控制装置（100），其包括由固体电解质体和设置在其上的一对电极组成的电池（2）。 控制装置包括用于在恒定的通电时间T下向单元施加单脉冲电压的电压施加装置（70） 第一输出值获取装置70，用于当经过比恒定通电时间短的第一时间t1时，从单元获得第一输出值Vri1; 第二输出值获取装置，用于当第二时间t2短于恒定通电时间但长于第一时间时，从单元获得第二输出值Vri2; 以及劣化度检测装置70，用于基于第二输出值和第一输出值之间的差Dgr; Vri检测单元的劣化程度。

    ADHESIVE AGENT COMPOSITION AND LAMINATED BODY
    64.
    发明申请
    ADHESIVE AGENT COMPOSITION AND LAMINATED BODY 有权
    胶粘剂组合物和层压体

    公开(公告)号：US20130296504A1

    公开(公告)日：2013-11-07

    申请号：US13980772

    申请日：2012-01-20

    申请人： Hiroki Sugi ,  Bungo Yasui ,  Seiji Maeda ,  Katsuyuki Ueki ,  Kenshiro Shimada

    发明人： Hiroki Sugi ,  Bungo Yasui ,  Seiji Maeda ,  Katsuyuki Ueki ,  Kenshiro Shimada

    IPC分类号： C09J175/08

    CPC分类号： C09J175/08 ,  C08G18/10 ,  C08G18/3206 ,  C08G18/4045 ,  C08G18/4238 ,  C08G18/4841 ,  C08G18/4854 ,  C08G18/58 ,  C08G18/722 ,  C08G18/73 ,  C08G18/755 ,  C08G18/7621 ,  C08G18/7671 ,  C09J11/06 ,  C09J175/06 ,  C08G18/792 ,  C08G18/8025 ,  C08G18/8029

    摘要： The present invention is to provide an adhesive agent composition, including: a main agent containing a polyether polyurethane polyol and a bisphenol A-type epoxy resin; and a curing agent, wherein the polyether polyurethane polyol is obtained by reacting a polyalkylene glycol including repeating units each having a carbon number of 3 or 4 and an alkane diol monomer with an organic diisocyanate at an equivalent ratio (NCO/OH) of 0.7 or more but less than 1, a weight average molecular weight thereof is in the range of 20,000 to 70,000, and an urethane bond equivalent thereof is in the range of 320 to 600 g/eq, and wherein a number average molecular weight of the bisphenol A-type epoxy resin is in the range of 400 to 5,000, and the bisphenol A-type epoxy resin is of a solid state or a semisolid state at normal temperature.

    摘要翻译： 本发明提供一种粘合剂组合物，其包括：含有聚醚聚氨酯多元醇和双酚A型环氧树脂的主剂; 和固化剂，其中所述聚醚聚氨酯多元醇通过使包含碳原子数3或4的重复单元的聚亚烷基二醇和烷烃二醇单体与有机二异氰酸酯以当量比（NCO / OH）为0.7或 更多但小于1，其重均分子量在20,000至70,000的范围内，其氨基甲酸酯键当量在320至600g / eq的范围内，并且其中双酚A的数均分子量 双酚A型环氧树脂在常温下为固态或半固态，在400〜5000的范围内。

    VIRTUAL ADDRESS CACHE MEMORY, PROCESSOR AND MULTIPROCESSOR
    65.
    发明申请
    VIRTUAL ADDRESS CACHE MEMORY, PROCESSOR AND MULTIPROCESSOR 有权
    虚拟地址高速缓存存储器，处理器和多处理器

    公开(公告)号：US20110231593A1

    公开(公告)日：2011-09-22

    申请号：US12958298

    申请日：2010-12-01

    申请人： Kenta YASUFUKU ,  Shigeaki IWASA ,  Yasuhiko KUROSAWA ,  Hiroo HAYASHI ,  Seiji MAEDA ,  Mitsuo SAITO

    发明人： Kenta YASUFUKU ,  Shigeaki IWASA ,  Yasuhiko KUROSAWA ,  Hiroo HAYASHI ,  Seiji MAEDA ,  Mitsuo SAITO

    IPC分类号： G06F12/10 ,  G06F12/00 ,  G06F13/28

    CPC分类号： G06F12/1063 ,  G06F12/0831 ,  G06F12/1027 ,  G06F12/1054 ,  G06F12/1081 ,  G06F12/12 ,  Y02D10/13

    摘要： An embodiment provides a virtual address cache memory including: a TLB virtual page memory configured to, when a rewrite to a TLB occurs, rewrite entry data; a data memory configured to hold cache data using a virtual page tag or a page offset as a cache index; a cache state memory configured to hold a cache state for the cache data stored in the data memory, in association with the cache index; a first physical address memory configured to, when the rewrite to the TLB occurs, rewrite a held physical address; and a second physical address memory configured to, when the cache data is written to the data memory after the occurrence of the rewrite to the TLB, rewrite a held physical address.

    摘要翻译： 实施例提供了一种虚拟地址高速缓存存储器，包括：TLB虚拟页面存储器，被配置为当对TLB的重写发生时，重写入口数据; 数据存储器，被配置为使用虚拟页标签或页偏移来保存高速缓存数据作为高速缓存索引; 高速缓存状态存储器，被配置为与高速缓存索引相关联地保存存储在数据存储器中的高速缓存数据的高速缓存状态; 第一物理地址存储器，被配置为当对所述TLB的重写发生时，重写所保持的物理地址; 以及第二物理地址存储器，被配置为当在发生对TLB的重写之后将高速缓存数据写入数据存储器时，重写保持的物理地址。

    Systems and Methods for Transferring Data to Maintain Preferred Slot Positions in a Bi-endian Processor
    67.
    发明申请
    Systems and Methods for Transferring Data to Maintain Preferred Slot Positions in a Bi-endian Processor 有权
    用于传输数据以保持双端处理器中优选插槽位置的系统和方法

    公开(公告)号：US20110072170A1

    公开(公告)日：2011-03-24

    申请号：US12563756

    申请日：2009-09-21

    申请人： Brian King Flachs ,  Brad William Michael ,  Nicolas Maeding ,  Shigeaki Iwasa ,  Seiji Maeda ,  Hiroo Hayashi

    发明人： Brian King Flachs ,  Brad William Michael ,  Nicolas Maeding ,  Shigeaki Iwasa ,  Seiji Maeda ,  Hiroo Hayashi

    IPC分类号： G06F13/28 ,  G06F12/00 ,  G06F12/08

    CPC分类号： G06F9/30007 ,  G06F9/3824

    摘要： A bi-endian multiprocessor system having multiple processing elements, each of which includes a processor core, a local memory and a memory flow controller. The memory flow controller transfers data between the local memory and data sources external to the processing element. If the processing element and the data source implement data representations having the same endian-ness, each multi-word line of data is stored in the local memory in the same word order as in the data source. If the processing element and the data source implement data representations having different endian-ness, the words of each multi-word line of data are transposed when data is transferred between local memory and the data source. The processing element may incorporate circuitry to add doublewords, wherein the circuitry can alternately carry bits from a first word to a second word or vice versa, depending upon whether the words in lines of data are transposed.

    摘要翻译： 一种具有多个处理元件的双端式多处理器系统，每个处理单元包括处理器核心，本地存储器和存储器流控制器。 存储器流控制器在本地存储器和处理元件外部的数据源之间传送数据。 如果处理元件和数据源实现具有相同字节数的数据表示，则每个多字数据行以与数据源中相同的字顺序存储在本地存储器中。 如果处理元件和数据源实现具有不同端点的数据表示，则当数据在本地存储器和数据源之间传送时，每个多字数据行的字被转置。 处理元件可以包括用于添加双字的电路，其中，根据数据行中的字是否被转置，电路可以交替地将位从第一个字运送到第二个字，反之亦然。

    DEVICE AND METHOD FOR ASSEMBLING RETAINER AND COTTER
    68.
    发明申请
    DEVICE AND METHOD FOR ASSEMBLING RETAINER AND COTTER 有权
    用于组装保持器和滤芯的装置和方法

    公开(公告)号：US20110023277A1

    公开(公告)日：2011-02-03

    申请号：US12937576

    申请日：2009-01-14

    申请人： Yoshiaki Takagi ,  Seiji Maeda

    发明人： Yoshiaki Takagi ,  Seiji Maeda

    IPC分类号： B23P19/04

    CPC分类号： B23P19/045 ,  F01L3/10 ,  F01L2103/00 ,  F01L2103/01 ,  Y10T29/53613

    摘要： A large-diameter-side end surface (104a) of a cotter (104) can be supported by a cotter holder (32) from below through inserting a shaft member (102) along an inner periphery of the cotter (104) from above the cotter (104). In this state, a protrusion (104b) of the cotter (104) and an annular groove (102a) of the shaft member (102) are fitted to each other, and the cotter (104) and a retainer (103) are taper-fitted to each other. Consequently, the cotter is prevented from being unstable, and hence it is possible to assemble the retainer (103) and the cotter (104) to the shaft member (102) with good accuracy.

    摘要翻译： 通过沿着所述开口（104）的内周缘从所述开口（104）的内周方向插入轴构件（102），所述开口（104）的大直径侧端面（104a）可以由开口托架（32）从下方支撑， 开口（104）。 在这种状态下，将开口（104）的突起（104b）和轴构件（102）的环形槽（102a）彼此嵌合，并且开口（104）和保持器（103） 相互配合 因此，可防止开口不稳定，因此能够以良好的精度将保持器（103）和开口（104）组装到轴构件（102）。

    EFFECTIVE ADDRESS CACHE MEMORY, PROCESSOR AND EFFECTIVE ADDRESS CACHING METHOD
    69.
    发明申请
    EFFECTIVE ADDRESS CACHE MEMORY, PROCESSOR AND EFFECTIVE ADDRESS CACHING METHOD 有权
    有效的地址缓存存储器，处理器和有效的地址缓存方法

    公开(公告)号：US20100100685A1

    公开(公告)日：2010-04-22

    申请号：US12580732

    申请日：2009-10-16

    申请人： Yasuhiko Kurosawa ,  Shigeaki Iwasa ,  Seiji Maeda ,  Nobuhiro Yoshida ,  Mitsuo Saito ,  Hiroo Hayashi

    发明人： Yasuhiko Kurosawa ,  Shigeaki Iwasa ,  Seiji Maeda ,  Nobuhiro Yoshida ,  Mitsuo Saito ,  Hiroo Hayashi

    IPC分类号： G06F12/08 ,  G06F12/00 ,  G06F12/10

    CPC分类号： G06F12/1054 ,  G06F12/0831

    摘要： An effective address cache memory includes a TLB effective page memory configured to retain entry data including an effective page tag of predetermined high-order bits of an effective address of a process, and output a hit signal when the effective page tag matches the effective page tag from a processor; a data memory configured to retain cache data with the effective page tag or a page offset as a cache index; and a cache state memory configured to retain a cache state of the cache data stored in the data memory, in a manner corresponding to the cache index.

    摘要翻译： 有效地址高速缓冲存储器包括：TLB有效页存储器，被配置为保留包括处理的有效地址的预定高位的有效页标签的条目数据，并且当有效页标签与有效页标签匹配时输出命中信号 从处理器 数据存储器，被配置为将高效数据与有效页面标签​​或页面偏移量保持为高速缓存索引; 以及高速缓存状态存储器，被配置为以与高速缓存索引对应的方式保存存储在数据存储器中的高速缓存数据的高速缓存状态。

    Method and system for performing real-time operation
    70.
    发明授权
    Method and system for performing real-time operation 失效
    执行实时操作的方法和系统

    公开(公告)号：US07685599B2

    公开(公告)日：2010-03-23

    申请号：US10935188

    申请日：2004-09-08

    申请人： Tatsunori Kanai ,  Seiji Maeda ,  Hirokuni Yano ,  Kenichiro Yoshii

    发明人： Tatsunori Kanai ,  Seiji Maeda ,  Hirokuni Yano ,  Kenichiro Yoshii

    IPC分类号： G06F9/46 ,  G06F15/16 ,  G06F13/00 ,  H04L12/28

    CPC分类号： G06F9/4881

    摘要： An information processing system performs a plurality of tasks within a specific time interval. The system includes a bus, a plurality of processors which transfer data via the bus, and a unit for performing a scheduling operation of determining execution start timing of each of the tasks and at least one the processors which executes the tasks, based on cost information concerning a time required to perform each of the tasks and bandwidth information concerning a data transfer bandwidth required by each of the tasks, to perform the tasks within the specific time interval without overlapping execution terms of at least two tasks of the tasks, the two tasks requiring data transfer bandwidths not less than those of the others of the tasks.

    摘要翻译： 信息处理系统在特定时间间隔内执行多个任务。 该系统包括总线，经由总线传送数据的多个处理器和用于执行确定每个任务的执行开始定时的调度操作的单元和至少一个执行任务的处理器，基于成本信息 关于执行每个任务所需的时间和与每个任务所需的数据传输带宽有关的带宽信息，以在特定时间间隔内执行任务而不重叠任务的至少两个任务的执行条件，这两个任务 要求数据传输带宽不低于其他任务的带宽。