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    Apparatus and method for store address for store address prefetch and line locking
    77.
    发明授权
    Apparatus and method for store address for store address prefetch and line locking 有权
    用于存储地址预取和线路锁定的存储地址的装置和方法

    公开(公告)号：US07130965B2

    公开(公告)日：2006-10-31

    申请号：US10743134

    申请日：2003-12-23

    申请人： Per H. Hammarlund ,  Stephan Jourdan ,  Sebastien Hily ,  Aravindh Baktha ,  Hermann Gartler

    发明人： Per H. Hammarlund ,  Stephan Jourdan ,  Sebastien Hily ,  Aravindh Baktha ,  Hermann Gartler

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0804 ,  G06F9/3824 ,  G06F12/0831

    摘要： Embodiments of the present invention relate to a memory management scheme and apparatus that enables efficient cache memory management. The method includes writing an entry to a store buffer at execute time; determining if the entry's address is in a first-level cache associated with the store buffer before retirement; and setting a status bit associated with the entry in said store buffer, if the address is in the cache in either exclusive or modified state. The method further includes immediately writing the entry to the first-level cache at or after retirement when the status bit is set; and de-allocating the entry from said store buffer at retirement. The method further may comprise resetting the status bit if the cacheline is allocated over or is evicted from the cache before the store buffer entry attempts to write to the cache.

    摘要翻译： 本发明的实施例涉及能够进行有效的高速缓冲存储器管理的存储器管理方案和装置。 该方法包括在执行时将条目写入存储缓冲器; 在退休之前确定该条目的地址是否在与商店缓冲区相关联的一级缓存中; 以及如果所述地址在所述高速缓存中处于独占或修改状态，则设置与所述存储缓冲器中的条目相关联的状态位。 该方法还包括当状态位被置位时，在退出时或之后立即将条目写入到第一级高速缓存; 并在退休时从所述商店缓冲器中分配该条目。 该方法还可以包括如果在存储缓冲器入口试图写入高速缓存之前将高速缓存线分配到高速缓冲存储器上或者从高速缓冲存储器中被逐出，则重置状态位。

    Trace cache bypassing
    78.
    发明申请
    Trace cache bypassing 失效
    跟踪缓存绕过

    公开(公告)号：US20050289324A1

    公开(公告)日：2005-12-29

    申请号：US11217707

    申请日：2005-08-31

    申请人： John Miller ,  Stephan Jourdan

    发明人： John Miller ,  Stephan Jourdan

    IPC分类号： G06F9/00 ,  G06F9/06 ,  G06F9/38 ,  G06F15/00

    CPC分类号： G06F9/3808 ,  G06F9/3824 ,  G06F9/3826

    摘要： A system and method of managing processor instructions provides enhanced performance. The system and method provide for decoding a first instruction into a plurality of operations with a decoder. A first copy of the operations is passed from the decoder to a build engine associated with a trace cache. The system and method further provide for passing a second copy of the operation from the decoder directly to a back end allocation module such that the operations bypass the build engine and the allocation module is in a decoder reading state.

    摘要翻译： 管理处理器指令的系统和方法提供增强的性能。 该系统和方法提供用解码器将第一指令解码为多个操作。 操作的第一个副本从解码器传递到与跟踪缓存相关联的构建引擎。 该系统和方法进一步提供将操作的第二副本从解码器直接传递到后端分配模块，使得操作绕过构建引擎并且分配模块处于解码器读取状态。

    Fast associativity collision array and cascaded priority select
    79.
    发明申请
    Fast associativity collision array and cascaded priority select 审中-公开
    快速关联碰撞阵列和级联优先级选择

    公开(公告)号：US20050149680A1

    公开(公告)日：2005-07-07

    申请号：US10747144

    申请日：2003-12-30

    申请人： Stephan Jourdan ,  Mark Davis

    发明人： Stephan Jourdan ,  Mark Davis

    IPC分类号： G06F9/38 ,  G06F12/00

    CPC分类号： G06F9/3804 ,  G06F9/3842

    摘要： Embodiments of the present invention provide a fast associativity collision array and cascaded priority select. An instruction fetch unit may receive an instruction and may search a primary data array and a collision data array for requested data. The instruction fetch unit may forward the requested data to a next pipeline stage. An instruction execution unit may perform a check to determine if the instruction is valid. If a conflict is detected at the primary data array, an array update unit may update the collision data array.

    摘要翻译： 本发明的实施例提供了快速关联性冲突阵列和级联优先级选择。 指令获取单元可以接收指令，并且可以搜索用于所请求数据的主数据阵列和冲突数据阵列。 指令提取单元可以将所请求的数据转发到下一个流水线级。 指令执行单元可以执行检查以确定该指令是否有效。 如果在主数据阵列中检测到冲突，阵列更新单元可以更新冲突数据阵列。

    Parallel searching for an instruction at multiple cache levels
    80.
    发明授权
    Parallel searching for an instruction at multiple cache levels 有权
    并行搜索多个缓存级别的指令

    公开(公告)号：US06848031B2

    公开(公告)日：2005-01-25

    申请号：US10033112

    申请日：2002-01-02

    申请人： Stephan Jourdan

    发明人： Stephan Jourdan

    IPC分类号： G06F9/38 ,  G06F12/08 ,  G06F13/00

    CPC分类号： G06F9/3802 ,  G06F12/0897

    摘要： A system and method of fetching processor instructions provides enhanced performance. The method and system provide for receiving a request for an instruction, and searching a cache system at a first level for the instruction. The cache system is searched at a second level for the instruction in parallel with the first level based on a prediction of whether the instruction will be found at the first level.

    摘要翻译： 提取处理器指令的系统和方法提供增强的性能。 所述方法和系统提供用于接收对指令的请求，以及在所述指令的第一级搜索高速缓存系统。 基于对在第一级是否发现指令的预测，在第二级与第一级并行地搜索缓存系统。