公开(公告)号：US08722486B2

公开(公告)日：2014-05-13

申请号：US12908053

申请日：2010-10-20

申请人： Stephan Kronholz ,  Maciej Wiatr ,  Roman Boschke ,  Peter Javorka

发明人： Stephan Kronholz ,  Maciej Wiatr ,  Roman Boschke ,  Peter Javorka

IPC分类号： H01L21/8238

CPC分类号： H01L21/84 ,  H01L21/823807 ,  H01L21/823842 ,  H01L27/1203 ,  H01L29/1054 ,  H01L29/517 ,  H01L29/66651

摘要： When forming sophisticated gate electrode structures requiring a threshold adjusting semiconductor alloy for one type of transistor, a recess is formed in the corresponding active region, thereby providing superior process uniformity during the deposition of the semiconductor material. Moreover, the well dopant species is implanted after the recessing, thereby avoiding undue dopant loss. Due to the recess, any exposed sidewall surface areas of the active region may be avoided during the selective epitaxial growth process, thereby significantly contributing to enhanced threshold stability of the resulting transistor including the high-k metal gate stack.

摘要翻译： 当形成需要用于一种类型的晶体管的阈值调节半导体合金的复杂的栅电极结构时，在相应的有源区中形成凹部，从而在半导体材料的沉积期间提供优异的工艺均匀性。 此外，在凹陷之后注入阱掺杂剂物质，从而避免不必要的掺杂剂损失。 由于凹槽，可以在选择性外延生长工艺期间避免有源区的任何暴露的侧壁表面区域，从而显着地有助于提高包括高k金属栅叠层的晶体管的阈值稳定性。

公开(公告)号：US08664049B2

公开(公告)日：2014-03-04

申请号：US12776879

申请日：2010-05-10

申请人： Stephan Kronholz ,  Roman Boschke ,  Vassilios Papageorgiou ,  Maciej Wiatr

发明人： Stephan Kronholz ,  Roman Boschke ,  Vassilios Papageorgiou ,  Maciej Wiatr

IPC分类号： H01L21/00 ,  H01L21/84

CPC分类号： H01L27/1207 ,  H01L21/823418 ,  H01L27/0629 ,  H01L29/66636 ,  H01L29/78 ,  H01L29/7845 ,  H01L29/7848

摘要： The PN junction of a substrate diode in a sophisticated SOI device may be formed on the basis of an embedded in situ doped semiconductor material, thereby providing superior diode characteristics. For example, a silicon/germanium semiconductor material may be formed in a cavity in the substrate material, wherein the size and shape of the cavity may be selected so as to avoid undue interaction with metal silicide material.

摘要翻译： 可以在嵌入式原位掺杂半导体材料的基础上形成复杂SOI器件中的衬底二极管的PN结，从而提供优异的二极管特性。 例如，可以在衬底材料的空腔中形成硅/锗半导体材料，其中可以选择空腔的尺寸和形状以避免与金属硅化物材料的过度相互作用。

公开(公告)号：US20140057415A1

公开(公告)日：2014-02-27

申请号：US13593614

申请日：2012-08-24

申请人： Stephan Kronholz ,  Joachim Patzer

发明人： Stephan Kronholz ,  Joachim Patzer

IPC分类号： H01L21/20

CPC分类号： H01L21/02381 ,  H01L21/0245 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02639 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/78 ,  H01L29/7848

摘要： Disclosed herein are various methods of forming a layer of silicon on a layer of silicon/germanium. In one example, a method disclosed herein includes forming a silicon/germanium material on a semiconducting substrate, after forming the silicon/germanium material, performing a heating process to raise a temperature of the substrate to a desired silicon formation temperature while flowing a silicon-containing precursor and a chlorine-containing precursor into the deposition chamber during the heating process, and, after the temperature of the substrate reaches the desired silicon formation temperature, forming a layer of silicon on the silicon/germanium material.

摘要翻译： 本文公开了在硅/锗层上形成硅层的各种方法。 在一个实例中，本文公开的方法包括在形成硅/锗材料之后，在半导体衬底上形成硅/锗材料，执行加热过程以将衬底的温度升高到期望的硅形成温度， 并且在基板的温度达到所需的硅形成温度之后，在硅/锗材料上形成硅层。

公开(公告)号：US08623742B2

公开(公告)日：2014-01-07

申请号：US13079341

申请日：2011-04-04

申请人： Stephan Kronholz ,  Matthias Kessler ,  Thomas Feudel

发明人： Stephan Kronholz ,  Matthias Kessler ,  Thomas Feudel

IPC分类号： H01L21/76

CPC分类号： H01L29/78621 ,  H01L21/28123 ,  H01L21/76224 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L29/66742 ,  H01L29/7833 ,  H01L29/7848

摘要： A reduction in material loss of trench isolation structures prior to forming a strain-inducing semiconductor alloy in transistor elements may result in superior device uniformity, for instance with respect to drive current and threshold voltage. To this end, at least one etch process using diluted hydrofluoric acid may be omitted when forming the shallow trench isolations, while at the same time providing a high degree of compatibility with conventional process strategies.

摘要翻译： 在晶体管元件中形成应变诱导半导体合金之前，沟槽隔离结构的材料损耗的减少可以导致例如相对于驱动电流和阈值电压的优异的器件均匀性。 为此，当形成浅沟槽隔离时，可以省略使用稀释氢氟酸的至少一个蚀刻工艺，同时提供与常规工艺策略的高度兼容性。

公开(公告)号：US08609498B2

公开(公告)日：2013-12-17

申请号：US13006148

申请日：2011-01-13

申请人： Stephan Kronholz ,  Peter Javorka ,  Roman Boschke

发明人： Stephan Kronholz ,  Peter Javorka ,  Roman Boschke

IPC分类号： H01L21/8222

CPC分类号： H01L27/088 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/665 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

摘要： In sophisticated semiconductor devices, a strain-inducing embedded semiconductor alloy may be provided on the basis of a crystallographically anisotropic etch process and a self-limiting deposition process, wherein transistors which may not require an embedded strain-inducing semiconductor alloy may remain non-masked, thereby providing superior uniformity with respect to overall transistor configuration. Consequently, superior strain conditions may be achieved in one type of transistor, while generally reduced variations in transistor characteristics may be obtained for any type of transistors.

摘要翻译： 在复杂的半导体器件中，可以在晶体学各向异性蚀刻工艺和自限制沉积工艺的基础上提供应变诱导嵌入式半导体合金，其中可能不需要嵌入式应变诱导半导体合金的晶体管可以保持非掩蔽 ，从而在整个晶体管配置方面提供优异的均匀性。 因此，可以在一种类型的晶体管中实现优异的应变条件，而对于任何类型的晶体管，可以获得晶体管特性的一般降低的变化。

公开(公告)号：US08609482B2

公开(公告)日：2013-12-17

申请号：US13549184

申请日：2012-07-13

申请人： Stephan Kronholz ,  Carsten Reichel ,  Annekathrin Zeun ,  Martin Trentzsch

发明人： Stephan Kronholz ,  Carsten Reichel ,  Annekathrin Zeun ,  Martin Trentzsch

IPC分类号： H01L21/8238 ,  H01L21/336 ,  H01L21/4763 ,  H01L21/3205

CPC分类号： H01L21/823857 ,  H01L21/28255 ,  H01L21/823807 ,  H01L21/823842 ,  H01L29/1054 ,  H01L29/513 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66651

摘要： In sophisticated transistor elements, long-term threshold voltage shifts in transistors comprising a threshold adjusting semiconductor alloy may be reduced by reducing the roughness of an interface formed between the threshold adjusting semiconductor material and the gate dielectric material. To this end, a portion of the threshold adjusting semiconductor material may be oxidized and may be removed prior to forming the high-k dielectric material.

摘要翻译： 在复杂的晶体管元件中，可以通过减小在阈值调节半导体材料和栅极电介质材料之间形成的界面的粗糙度来减小包括阈值调节半导体合金的晶体管中的长期阈值电压偏移。 为此，阈值调节半导体材料的一部分可以被氧化，并且可以在形成高k电介质材料之前去除。

公开(公告)号：US20130302973A1

公开(公告)日：2013-11-14

申请号：US13466234

申请日：2012-05-08

申请人： Joanna Wasyluk ,  Yew Tuck Chow ,  Stephan Kronholz ,  Lindarti Purwaningsih ,  Ines Becker

发明人： Joanna Wasyluk ,  Yew Tuck Chow ,  Stephan Kronholz ,  Lindarti Purwaningsih ,  Ines Becker

IPC分类号： H01L21/205 ,  H01L21/306

CPC分类号： H01L21/823807 ,  C23C16/45578 ,  C23C16/4587 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/3065 ,  H01L21/823412 ,  H01L21/823878

摘要： A method and apparatus are provided for recessing a channel region of the PFET and epitaxially growing channel SiGe in the recessed region inside of a horizontally oriented processing furnace. Embodiments include forming an n-channel region and a p-channel region in a front side of a wafer and at least one additional wafer, the n-channel and p-channel regions corresponding to locations for forming an NFET and a PFET, respectively; placing the wafers inside a horizontally oriented furnace having a top surface and a bottom surface, with the wafers oriented vertically between the top and bottom surfaces; recessing the p-channel regions of the wafers inside the furnace; and epitaxially growing cSiGe without hole defects in the recessed p-channel regions inside the furnace.

摘要翻译： 提供一种方法和装置，用于在水平取向的处理炉内的凹陷区域内凹陷PFET的沟道区和外延生长沟道SiGe。 实施例包括在晶片的前侧形成n沟道区域和p沟道区域以及至少一个附加晶片，n沟道区域和p沟道区域分别对应于用于形成NFET和PFET的位置; 将晶片放置在具有顶表面和底表面的水平取向的炉中，其中晶片在顶表面和底表面之间垂直取向; 使炉内的晶片的p沟道区域凹陷; 并且在炉内凹陷的p沟道区中外延生长cSiGe，而没有孔缺陷。

公开(公告)号：US20130214381A1

公开(公告)日：2013-08-22

申请号：US13400407

申请日：2012-02-20

申请人： Stephan Kronholz ,  Jorg Radecker ,  Hans-Juergen Thees ,  Peter Javorka

发明人： Stephan Kronholz ,  Jorg Radecker ,  Hans-Juergen Thees ,  Peter Javorka

IPC分类号： H01L29/06 ,  H01L21/762

CPC分类号： H01L21/76232

摘要： Disclosed herein are various methods of forming isolation structures, such as trench isolation structures, for semiconductor devices. In one example, the method includes forming a trench in a semiconducting substrate, forming a lower isolation structure in the trench, wherein the lower isolation structure has an upper surface that is below an upper surface of the substrate, and forming an upper isolation structure above the lower isolation structure, wherein a portion of the upper isolation structure is positioned within the trench.

摘要翻译： 本文公开了形成用于半导体器件的隔离结构（例如沟槽隔离结构）的各种方法。 在一个示例中，该方法包括在半导体衬底中形成沟槽，在沟槽中形成较低的隔离结构，其中下部隔离结构具有位于衬底上表面下方的上表面，并且形成上部隔离结构 所述下隔离结构，其中所述上隔离结构的一部分位于所述沟槽内。

公开(公告)号：US20130175585A1

公开(公告)日：2013-07-11

申请号：US13348184

申请日：2012-01-11

申请人： Chung Foong Tan ,  Maciej Wiatr ,  Stephan Kronholz ,  Falong Zhou ,  Ying Hao Hsieh

发明人： Chung Foong Tan ,  Maciej Wiatr ,  Stephan Kronholz ,  Falong Zhou ,  Ying Hao Hsieh

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L29/1054 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66651 ,  H01L29/7834 ,  H01L29/7848

摘要： Disclosed herein are various methods of forming faceted stress-inducing stressors proximate the gate structure of a transistor. In one example, a method includes forming a first recess in an active region of a semiconducting substrate, forming a first semiconductor material in the first recess and forming a gate structure above the first semiconductor material. In this example, the method includes the additional steps of performing a crystalline orientation-dependent etching process on the first semiconductor material to define a plurality of second recesses proximate the gate structure, wherein each of the second recesses has a faceted edge, and forming a first region of stress-inducing semiconductor material in each of the second recesses, wherein each of the first regions of stress-inducing semiconductor material has a faceted edge that engages a corresponding faceted edge in one of the second recesses.

摘要翻译： 本文公开了在晶体管的栅极结构附近形成面应力诱导应力源的各种方法。 在一个示例中，一种方法包括在半导体衬底的有源区中形成第一凹槽，在第一凹槽中形成第一半导体材料，并在第一半导体材料之上形成栅极结构。 在该示例中，该方法包括对第一半导体材料执行结晶取向依赖蚀刻工艺以限定靠近栅极结构的多个第二凹槽的附加步骤，其中每个第二凹槽具有刻面边缘，并且形成 在每个第二凹部中的应力诱导半导体材料的第一区域，其中所述第一应力诱导半导体材料区域中的每一个具有与所述第二凹部中的一个凹部中的相应的刻面边缘接合的刻面边缘。

公开(公告)号：US20130105900A1

公开(公告)日：2013-05-02

申请号：US13287403

申请日：2011-11-02

申请人： Hans-Juergen Thees ,  Stephan Kronholz ,  Peter Javorka

发明人： Hans-Juergen Thees ,  Stephan Kronholz ,  Peter Javorka

IPC分类号： H01L27/088 ,  H01L21/20

CPC分类号： H01L27/088 ,  H01L21/823412 ,  H01L27/108 ,  H01L27/10894 ,  H01L29/1033

摘要： One illustrative method disclosed herein includes forming a first recess in a first active region of a substrate, forming a first layer of channel semiconductor material for a first PFET transistor in the first recess, performing a first thermal oxidation process to form a first protective layer on the first layer of channel semiconductor material, forming a second recess in the second active region of the semiconducting substrate, forming a second layer of channel semiconductor material for the second PFET transistor in the second recess and performing a second thermal oxidation process to form a second protective layer on the second layer of channel semiconductor material.

摘要翻译： 本文公开的一种说明性方法包括在衬底的第一有源区中形成第一凹槽，在第一凹槽中形成用于第一PFET晶体管的沟道半导体材料的第一层，执行第一热氧化工艺以形成第一保护层 所述第一沟道半导体材料层在所述半导体衬底的所述第二有源区中形成第二凹槽，在所述第二凹槽中形成用于所述第二PFET晶体管的沟道半导体材料的第二层，并执行第二热氧化工艺以形成第二层 沟道半导体材料的第二层上的保护层。