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10 条记录 (耗时 0.013 秒)

    Cache control method and processor system
    1.
    发明授权
    Cache control method and processor system 有权
    缓存控制方法和处理器系统

    公开(公告)号：US07330961B2

    公开(公告)日：2008-02-12

    申请号：US11009466

    申请日：2004-12-13

    申请人： Hideki Sakata ,  Tatsumi Nakada ,  Eiki Ito ,  Akira Nodomi

    发明人： Hideki Sakata ,  Tatsumi Nakada ,  Eiki Ito ,  Akira Nodomi

    IPC分类号： G06F12/00 ,  G06F12/08

    CPC分类号： G06F12/1054 ,  G06F12/1063

    摘要： A cache control method controls data sharing conditions in a processor system having multi-level caches that are in an inclusion relationship. The cache control method indexes an upper level cache by a real address and indexes a lower level cache by a virtual address, and prevents a real address that is referred by a plurality of different virtual addresses from being registered a plurality of times within the same cache. A plurality of virtual addresses are registrable within the upper level cache, so as to relax the data sharing conditions.

    摘要翻译： 高速缓存控制方法控制具有包含关系的多级高速缓存的处理器系统中的数据共享条件。 高速缓存控制方法通过实际地址对上级高速缓存进行索引，并通过虚拟地址对较低级别的高速缓存进行索引，并且防止多个不同的虚拟地址引用的实际地址在同一高速缓存中多次登记 。 多个虚拟地址可注册在高级缓存内，以便放松数据共享条件。

    Memory device
    2.
    发明授权
    Memory device 有权
    内存设备

    公开(公告)号：US07434023B2

    公开(公告)日：2008-10-07

    申请号：US11271913

    申请日：2005-11-14

    申请人： Akira Nodomi ,  Yoshimasa Takebe

    发明人： Akira Nodomi ,  Yoshimasa Takebe

    IPC分类号： G06F9/22 ,  G06F9/30

    CPC分类号： G06F12/0802

    摘要： A memory device that can handle various transmission-source devices and transmission-destination devices without modifying the hardware configuration. The memory device is used to transmit and receive data, and includes a data buffer for storing data output from a data-transmission source and outputting the data to a data-transmission destination serving as the data output destination; a transmission-source address converter for performing arrangement processing on the data output from the data-transmission source when the data-transmission source is a device that passively outputs data; and a transmission-destination address converter for performing arrangement processing on the data to be input to the data-transmission destination when the data-transmission destination is a device to which data is passively input.

    摘要翻译： 一种可以处理各种传输源设备和传输目的地设备而不修改硬件配置的存储设备。 存储装置用于发送和接收数据，并且包括数据缓冲器，用于存储从数据传输源输出的数据，并将数据输出到作为数据输出目的地的数据传输目的地; 发送源地址转换器，用于当数据发送源是被动地输出数据的设备时，对从数据发送源输出的数据进行配置处理; 以及发送目的地地址转换器，用于当数据发送目的地是被动地输入数据的设备时，对要输入到数据发送目的地的数据进行配置处理。

    Cache Memory System and Cache Memory Control Method
    3.
    发明申请
    Cache Memory System and Cache Memory Control Method 审中-公开
    缓存内存系统和缓存内存控制方法

    公开(公告)号：US20090172296A1

    公开(公告)日：2009-07-02

    申请号：US12343251

    申请日：2008-12-23

    申请人： Masayuki TSUJI ,  Yoshimasa Takebe ,  Akira Nodomi

    发明人： Masayuki TSUJI ,  Yoshimasa Takebe ,  Akira Nodomi

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0802 ,  G06F2212/1044

    摘要： A cache memory system including a processing unit and a cache memory which is connected to the processing unit, wherein when a store instruction of storing write data into a certain address is executed, the cache memory system executes selectively one of, a first operation mode of allocating an area of the address to the cache memory in response to a generation of a cache miss due to an access to the address, copying data of the address of the main memory unit to the cache memory and then rewriting the copied data on the cache memory using the write data, and a second operation mode in response to a generation of a cache miss due to the access to the address and storing the write data to the cache memory without copying data of the address of the main memory unit to the allocated area on the cache memory.

    摘要翻译： 一种高速缓冲存储器系统，包括连接到处理单元的处理单元和高速缓存存储器，其中当执行将写入数据存储到特定地址的存储指令时，高速缓冲存储器系统选择性地执行以下操作中的一种：第一操作模式 响应于由于访问地址而产生高速缓存未命中而将地址的区域分配给高速缓冲存储器，将主存储器单元的地址的数据复制到高速缓冲存储器，然后在缓存上重写复制的数据 存储器，以及响应于由于访问地址而产生高速缓存未命中的第二操作模式，并且将写入数据存储到高速缓冲存储器，而不将主存储器单元的地址的数据复制到所分配的 缓存中的区域。

    Non-inclusive cache system with simple control operation
    4.
    发明授权
    Non-inclusive cache system with simple control operation 有权
    非包容性缓存系统具有简单的控制操作

    公开(公告)号：US07461212B2

    公开(公告)日：2008-12-02

    申请号：US11258949

    申请日：2005-10-27

    申请人： Akira Nodomi

    发明人： Akira Nodomi

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0811 ,  G06F12/0897

    摘要： A cache system includes a processing device operative to access a main memory device, a primary cache coupled to the processing device and accessible from the processing device at faster speed than the main memory device, and a secondary cache coupled to the processing device via the primary cache and accessible from the processing device at faster speed than the main memory device, wherein the primary and secondary caches are configured such that first data is stored as a data entry in each of the primary and secondary caches when the first data is read from the main memory device in response to access from the processing device, and such that second data in the secondary cache is invalidated without invalidating the second data in the primary cache when a need arises to invalidate the second data in the secondary cache in response to access from the processing device.

    摘要翻译： 缓存系统包括可操作以访问主存储器设备的处理设备，耦合到处理设备并且可以以比主存储器设备更快的速度从处理设备访问的主高速缓存器，以及经由主存储器耦合到处理设备的辅助高速缓存器 缓存并且可以以比主存储器设备更快的速度从处理设备访问，其中主缓存和次缓存被配置为使得当从第一和第二高速缓存读取第一数据时，将第一数据作为数据条目存储在每个主和高速缓存中 主存储器设备响应于来自处理设备的访问，并且使得当需要使辅助高速缓存中的第二数据无效时，辅助高速缓存中的第二数据无效，从而响应于来自 处理装置。

    Cache memory device, semiconductor integrated circuit, and cache control method
    5.
    发明申请
    Cache memory device, semiconductor integrated circuit, and cache control method 有权
    缓存存储器件，半导体集成电路和高速缓存控制方法

    公开(公告)号：US20070044004A1

    公开(公告)日：2007-02-22

    申请号：US11295562

    申请日：2005-12-07

    申请人： Mitsuaki Hino ,  Akira Nodomi

    发明人： Mitsuaki Hino ,  Akira Nodomi

    IPC分类号： G11C29/00

    CPC分类号： G06F11/1064 ,  G06F12/0864 ,  G06F12/0895 ,  G11C7/1045 ,  G11C2029/0411

    摘要： A memory cache device in which a storage area used for a memory data protection function is effectively used at the time of not using the memory data protection function. A mode selection signal makes ECC code sections for storing an ECC code function as a storage area for storing ECC codes used for performing error detection or error correction on data stored in data RAMs at the time the memory data protection function is enabled and as a way added to the data RAMs at the time the memory data protection function is disabled.

    摘要翻译： 在不使用存储器数据保护功能时，有效地使用用于存储器数据保护功能的存储区域的存储器高速缓存器件。 模式选择信号使得ECC代码部分用于存储ECC代码功能作为用于存储用于对存储在数据RAM中的数据执行错误检测或纠错的ECC代码的存储区域，并且作为一种方式 在禁用存储器数据保护功能时，添加到数据RAM中。

    Non-inclusive cache system with simple control operation
    6.
    发明申请
    Non-inclusive cache system with simple control operation 有权
    非包容性缓存系统具有简单的控制操作

    公开(公告)号：US20070043914A1

    公开(公告)日：2007-02-22

    申请号：US11258949

    申请日：2005-10-27

    申请人： Akira Nodomi

    发明人： Akira Nodomi

    IPC分类号： G06F13/28

    CPC分类号： G06F12/0811 ,  G06F12/0897

    摘要： A cache system includes a processing device operative to access a main memory device, a primary cache coupled to the processing device and accessible from the processing device at faster speed than the main memory device, and a secondary cache coupled to the processing device via the primary cache and accessible from the processing device at faster speed than the main memory device, wherein the primary and secondary caches are configured such that first data is stored as a data entry in each of the primary and secondary caches when the first data is read from the main memory device in response to access from the processing device, and such that second data in the secondary cache is invalidated without invalidating the second data in the primary cache when a need arises to invalidate the second data in the secondary cache in response to access from the processing device.

    摘要翻译： 缓存系统包括可操作以访问主存储器设备的处理设备，耦合到处理设备并且可以以比主存储器设备更快的速度从处理设备访问的主高速缓存器，以及经由主存储器耦合到处理设备的辅助高速缓存器 缓存并且可以以比主存储器设备更快的速度从处理设备访问，其中主缓存和次缓存被配置为使得当从第一和第二高速缓存读取第一数据时，将第一数据作为数据条目存储在每个主和高速缓存中 主存储器设备响应于来自处理设备的访问，并且使得当需要使辅助高速缓存中的第二数据无效时，辅助高速缓存中的第二数据无效，从而响应于来自 处理装置。

    Cache memory device, semiconductor integrated circuit, and cache control method
    7.
    发明授权
    Cache memory device, semiconductor integrated circuit, and cache control method 有权
    缓存存储器件，半导体集成电路和高速缓存控制方法

    公开(公告)号：US07673216B2

    公开(公告)日：2010-03-02

    申请号：US11295562

    申请日：2005-12-07

    申请人： Mitsuaki Hino ,  Akira Nodomi

    发明人： Mitsuaki Hino ,  Akira Nodomi

    IPC分类号： H03M13/00

    CPC分类号： G06F11/1064 ,  G06F12/0864 ,  G06F12/0895 ,  G11C7/1045 ,  G11C2029/0411

    摘要： A memory cache device in which a storage area used for a memory data protection function is effectively used at the time of not using the memory data protection function. A mode selection signal makes ECC code sections for storing an ECC code function as a storage area for storing ECC codes used for performing error detection or error correction on data stored in data RAMs at the time the memory data protection function is enabled and as a way added to the data RAMs at the time the memory data protection function is disabled.

    摘要翻译： 在不使用存储器数据保护功能时，有效地使用用于存储器数据保护功能的存储区域的存储器高速缓存器件。 模式选择信号使得ECC代码部分用于存储ECC代码功能作为用于存储用于对存储在数据RAM中的数据执行错误检测或纠错的ECC代码的存储区域，并且作为一种方式 在禁用存储器数据保护功能时，添加到数据RAM中。

    Memory device
    8.
    发明申请
    Memory device 有权
    内存设备

    公开(公告)号：US20070028071A1

    公开(公告)日：2007-02-01

    申请号：US11271913

    申请日：2005-11-14

    申请人： Akira Nodomi ,  Yoshimasa Takebe

    发明人： Akira Nodomi ,  Yoshimasa Takebe

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0802

    摘要： A memory device that can handle various transmission-source devices and transmission-destination devices without modifying the hardware configuration. The memory device is used to transmit and receive data, and includes a data buffer for storing data output from a data-transmission source and outputting the data to a data-transmission destination serving as the data output destination; a transmission-source address converter for performing arrangement processing on the data output from the data-transmission source when the data-transmission source is a device that passively outputs data; and a transmission-destination address converter for performing arrangement processing on the data to be input to the data-transmission destination when the data-transmission destination is a device to which data is passively input.

    摘要翻译： 一种可以处理各种传输源设备和传输目的地设备而不修改硬件配置的存储设备。 存储装置用于发送和接收数据，并且包括数据缓冲器，用于存储从数据传输源输出的数据，并将数据输出到作为数据输出目的地的数据传输目的地; 发送源地址转换器，用于当数据发送源是被动地输出数据的设备时，对从数据发送源输出的数据进行配置处理; 以及发送目的地地址转换器，用于当数据发送目的地是被动地输入数据的设备时，对要输入到数据发送目的地的数据进行配置处理。

    Cache control method and processor system
    10.
    发明申请
    Cache control method and processor system 有权
    缓存控制方法和处理器系统

    公开(公告)号：US20050102473A1

    公开(公告)日：2005-05-12

    申请号：US11009466

    申请日：2004-12-13

    申请人： Hideki Sakata ,  Tatsumi Nakada ,  Eiki Ito ,  Akira Nodomi

    发明人： Hideki Sakata ,  Tatsumi Nakada ,  Eiki Ito ,  Akira Nodomi

    IPC分类号： G06F12/00 ,  G06F12/08 ,  G06F12/10

    CPC分类号： G06F12/1054 ,  G06F12/1063

    摘要： A cache control method controls data sharing conditions in a processor system having multi-level caches that are in an inclusion relationship. The cache control method indexes an upper level cache by a real address and indexes a lower level cache by a virtual address, and prevents a real address that is referred by a plurality of different virtual addresses from being registered a plurality of times within the same cache. A plurality of virtual addresses are registrable within the upper level cache, so as to relax the data sharing conditions.

    摘要翻译： 高速缓存控制方法控制具有包含关系的多级高速缓存的处理器系统中的数据共享条件。 高速缓存控制方法通过实际地址对上级高速缓存进行索引，并通过虚拟地址对较低级别的高速缓存进行索引，并且防止多个不同的虚拟地址引用的实际地址在同一高速缓存中多次登记 。 多个虚拟地址可注册在高级缓存内，以便放松数据共享条件。