公开(公告)号：US5749090A

公开(公告)日：1998-05-05

申请号：US293625

申请日：1994-08-22

申请人： Taisheng Feng ,  Donovan Raatz

发明人： Taisheng Feng ,  Donovan Raatz

IPC分类号： G06F12/08 ,  G06F12/12

CPC分类号： G06F12/0891 ,  G06F12/0895

摘要： A cache TAG RAM (20) has a TAG array (22, 24) for storing TAG addresses of data stored in a cache memory, and a valid bit array (26, 31). In the cache TAG RAM (20), a valid bit is set for each TAG address to indicate if the TAG address is valid. The valid bit array (26, 31) is located separate from the TAG array (22, 24). During power-up of the cache TAG RAM (20), a multiple step invalidation cycle is used to sequentially invalidate groups of columns of the valid bit array (26, 31). The multiple step invalidation cycle reduces the peak current during an invalidation cycle, thus reducing metal migration.

摘要翻译： 高速缓存TAG RAM（20）具有用于存储存储在高速缓冲存储器中的数据的TAG地址的TAG阵列（22,24）和有效位阵列（26,31）。 在高速缓存TAG RAM（20）中，为每个TAG地址设置有效位，以指示TAG地址是否有效。 有效位阵列（26,31）与TAG阵列（22,24）分开设置。 在高速缓存TAG RAM（20）的加电期间，使用多步无效循环来顺序地使有效位阵列（26,31）的列组无效。 多级无效循环在无效循环中降低峰值电流，从而减少金属迁移。

公开(公告)号：US5477176A

公开(公告)日：1995-12-19

申请号：US253076

申请日：1994-06-02

申请人： Ray Chang ,  Lawrence F. Childs ,  Kenneth W. Jones ,  Donovan Raatz ,  Stephen Flannagan

发明人： Ray Chang ,  Lawrence F. Childs ,  Kenneth W. Jones ,  Donovan Raatz ,  Stephen Flannagan

IPC分类号： G11C11/413 ,  G11C5/14 ,  G11C8/10 ,  H03K17/22 ,  H03L7/00

CPC分类号： H03K17/223 ,  G11C5/143 ,  G11C8/10 ,  H03K17/22 ,  H03K2017/226

摘要： A power-on reset circuit (30) for a memory (20) includes a DC model circuit (39), an N.sub.BIAS check circuit (64), and a NAND logic gate (71). A logic low power-on reset signal is provided at power-up of the memory (20) to establish initial conditions in a clock circuit (29) and in row and column predecoders/latches (24, 27). When the power supply voltage, a bandgap reference voltage, and a bias voltage all reach their predetermined voltages, the power-on reset circuit (30) provides a logic high power-on reset signal. In this manner, the power-on reset circuit (30) is assured of providing a logic low power-on reset signal until all of the proper voltage levels are reached. In addition, the power-on reset circuit models a DC circuit equivalent of an address buffer circuit (79) for compensating for process and temperature variations.

摘要翻译： 用于存储器（20）的上电复位电路（30）包括DC模型电路（39），NBIAS校验电路（64）和NAND逻辑门（71）。 在存储器（20）的上电时提供逻辑低电源复位信号，以在时钟电路（29）和行和列预解码器/锁存器（24,27）中建立初始条件。 当电源电压，带隙参考电压和偏置电压都达到其预定电压时，上电复位电路（30）提供逻辑高的上电复位信号。 以这种方式，确保上电复位电路（30）提供逻辑低功率复位信号，直到达到所有适当的电压电平。 此外，上电复位电路为等效于地址缓冲电路（79）的DC电路建模，用于补偿过程和温度变化。

公开(公告)号：US5497106A

公开(公告)日：1996-03-05

申请号：US308854

申请日：1994-09-19

申请人： Donovan Raatz ,  Taisheng Feng ,  Alan R. Bormann

发明人： Donovan Raatz ,  Taisheng Feng ,  Alan R. Bormann

IPC分类号： H03K19/003 ,  H03K19/0175

CPC分类号： H03K19/00346 ,  H03K19/017518

摘要： A BICMOS output buffer circuit (20) has a voltage converter (21), a reference voltage circuit (28), a driver circuit (24), and a clamping circuit (40). The reference voltage circuit (28) receives a regulated voltage and provides a reference voltage having a low voltage level and a high voltage level. The low voltage level and the high voltage level control the logic high voltage of an output data signal. During a transition from a logic low voltage to a logic high voltage of the output data signal, the output data signal is allowed to overshoot the low voltage level. After the transition is complete, the output data signal settles at the high voltage level. This limits the amount of overshoot of the output data signal. The clamping circuit (40) dampens the oscillations of the output signal.

摘要翻译： BICMOS输出缓冲电路（20）具有电压转换器（21），参考电压电路（28），驱动电路（24）和钳位电路（40）。 参考电压电路（28）接收调节电压并提供具有低电压电平和高电压电平的参考电压。 低电压电平和高电压电平控制输出数据信号的逻辑高电压。 在从逻辑低电压到输出数据信号的逻辑高电压的转换期间，允许输出数据信号超过低电压电平。 转换完成后，输出数据信号稳定在高电平。 这限制了输出数据信号的过冲量。 钳位电路（40）抑制输出信号的振荡。