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    Integrated circuit chip and transmitting /receiving system including the same
    1.
    发明授权
    Integrated circuit chip and transmitting /receiving system including the same 有权
    集成电路芯片和发送/接收系统包括相同的

    公开(公告)号：US08633762B2

    公开(公告)日：2014-01-21

    申请号：US13333692

    申请日：2011-12-21

    申请人： Yong-Ju Kim ,  Dae-Han Kwon ,  Hae-Rang Choi ,  Jae-Min Jang

    发明人： Yong-Ju Kim ,  Dae-Han Kwon ,  Hae-Rang Choi ,  Jae-Min Jang

    IPC分类号： H01L25/00

    CPC分类号： G06F13/4077

    摘要： A system for transmitting data includes a plurality of data lines configured to transmit the data and a transmitting chip configured to output the data to the data lines and perform a crosstalk prevention operation in response to a data pattern of the data to be transmitted through the data lines and array information of the data lines to prevent crosstalk from occurring in the data lines.

    摘要翻译： 用于发送数据的系统包括被配置为发送数据的多条数据线和被配置为将数据输出到数据线的发送芯片，并且响应于要通过数据发送的数据的数据模式执行串扰防止操作 数据线的线和阵列信息，以防止在数据线中发生串扰。

    INTERNAL CONTROL SIGNAL REGURATION CIRCUIT
    2.
    发明申请
    INTERNAL CONTROL SIGNAL REGURATION CIRCUIT 有权
    内部控制信号恢复电路

    公开(公告)号：US20130041612A1

    公开(公告)日：2013-02-14

    申请号：US13341682

    申请日：2011-12-30

    申请人： Yong Ju Kim ,  Dae Han Kwon ,  Hae Rang Choi ,  Jae Min Jang

    发明人： Yong Ju Kim ,  Dae Han Kwon ,  Hae Rang Choi ,  Jae Min Jang

    IPC分类号： G06F19/00

    CPC分类号： G05B19/042 ,  G05B2219/23314 ,  G05B2219/24036 ,  G05B2219/24037

    摘要： An internal control signal regulation circuit includes a programming test unit configured to detect an internal control signal in response to an external control signal and generate a selection signal, test codes and a programming enable signal; and a code processing unit configured to receive the test codes or programming codes in response to the selection signal and regulate the internal control signal.

    摘要翻译： 内部控制信号调节电路包括：编程测试单元，被配置为响应于外部控制信号检测内部控制信号，并产生选择信号，测试代码和编程使能信号; 以及代码处理单元，被配置为响应于所述选择信号接收所述测试代码或编程代码并调节所述内部控制信号。

    Input buffer circuit of semiconductor apparatus
    3.
    发明授权
    Input buffer circuit of semiconductor apparatus 有权
    半导体装置的输入缓冲电路

    公开(公告)号：US08339159B2

    公开(公告)日：2012-12-25

    申请号：US12540496

    申请日：2009-08-13

    申请人： Ji-Wang Lee ,  Yong-Ju Kim ,  Sung-Woo Han ,  Hee-Woong Song ,  Ic-Su Oh ,  Hyung-Soo Kim ,  Tae-Jin Hwang ,  Hae-Rang Choi ,  Jae-Min Jang ,  Chang-Kun Park

    发明人： Ji-Wang Lee ,  Yong-Ju Kim ,  Sung-Woo Han ,  Hee-Woong Song ,  Ic-Su Oh ,  Hyung-Soo Kim ,  Tae-Jin Hwang ,  Hae-Rang Choi ,  Jae-Min Jang ,  Chang-Kun Park

    IPC分类号： H03K5/153

    CPC分类号： H03K5/153

    摘要： The input buffer circuit of a semiconductor apparatus includes a first buffering unit that that is activated by a voltage level difference between a first voltage terminal and a second voltage terminal, and generates a first compare signal and a second compare signal by comparing the voltage levels of reference voltage and an input signal; a control unit that controls the amount of current flowing between the second voltage terminal and a ground terminal by comparing the voltage levels of the reference voltage and the second compare signal; and a second buffering unit that generates an output signal by comparing the voltage levels of the input signal and the first compare signal.

    摘要翻译： 半导体装置的输入缓冲电路包括第一缓冲单元，其由第一电压端子和第二电压端子之间的电压电平差激活，并且通过比较第一电压电平和第二电压电平的电压电平来生成第一比较信号和第二比较信号 参考电压和输入信号; 控制单元，其通过比较所述参考电压和所述第二比较信号的电压电平来控制在所述第二电压端子和接地端子之间流动的电流量; 以及第二缓冲单元，其通过比较输入信号和第一比较信号的电压电平来产生输出信号。

    CLOCK SIGNAL DUTY CORRECTION CIRCUIT
    4.
    发明申请
    CLOCK SIGNAL DUTY CORRECTION CIRCUIT 有权
    时钟信号校正电路

    公开(公告)号：US20110267124A1

    公开(公告)日：2011-11-03

    申请号：US12846669

    申请日：2010-07-29

    申请人： Yong Ju KIM ,  Dae Han KWON ,  Won Joo YUN ,  Hae Rang CHOI ,  Jae Min JANG

    发明人： Yong Ju KIM ,  Dae Han KWON ,  Won Joo YUN ,  Hae Rang CHOI ,  Jae Min JANG

    IPC分类号： H03K3/017

    CPC分类号： H03K5/1565

    摘要： A clock signal duty correction circuit includes: a first transition timing control unit configured to generate a first control signal for controlling a rising timing of a duty correction clock signal by using a clock signal; a second transition timing control unit configured to generate a second control signal for varying a falling timing of the duty correction clock signal by using the clock signal according to a code signal; and a differential buffer unit configured to generate the duty correction clock signal, whose rising time or falling time is adjusted, in response to the first control signal and the second control signal.

    摘要翻译： 时钟信号占空比校正电路包括：第一转移定时控制单元，被配置为通过使用时钟信号产生用于控制占空比校正时钟信号的上升定时的第一控制信号; 第二转移定时控制单元，被配置为通过使用根据代码信号的时钟信号来生成用于改变占空比校正时钟信号的下降定时的第二控制信号; 以及差分缓冲器单元，被配置为响应于所述第一控制信号和所述第二控制信号而生成其上升时间或下降时间被调整的占空比校正时钟信号。

    Voltage regulator for a synchronous clock system to reduce clock tree jitter
    5.
    发明授权
    Voltage regulator for a synchronous clock system to reduce clock tree jitter 失效
    用于同步时钟系统的电压调节器，以减少时钟树抖动

    公开(公告)号：US08026701B2

    公开(公告)日：2011-09-27

    申请号：US12265908

    申请日：2008-11-06

    申请人： Hyung-Soo Kim ,  Yong-Ju Kim ,  Sung-Woo Han ,  Hee-Woong Song ,  Ic-Su Oh ,  Tae-Jin Hwang ,  Hae-Rang Choi ,  Ji-Wang Lee ,  Jae-Min Jang ,  Chang-Kun Park

    发明人： Hyung-Soo Kim ,  Yong-Ju Kim ,  Sung-Woo Han ,  Hee-Woong Song ,  Ic-Su Oh ,  Tae-Jin Hwang ,  Hae-Rang Choi ,  Ji-Wang Lee ,  Jae-Min Jang ,  Chang-Kun Park

    IPC分类号： G05F1/652

    CPC分类号： G11C5/147

    摘要： A voltage regulator with an adaptive bandwidth, including a first buffer chain, a voltage generating unit, a trimming capacitor unit, a second buffer chain, and a control unit. The first buffer chain delays a clock signal using an external voltage as a supply voltage. The voltage generating unit generates a regulated voltage on the basis a reference voltage. The trimming capacitor unit controls a load capacitance of the voltage generating unit. The second buffer chain delays the clock signal using the regulated voltage as a supply voltage. The control unit adjusts the load capacitance by detecting a delay difference of clocks output from the first and second buffer chains.

    摘要翻译： 具有自适应带宽的电压调节器，包括第一缓冲链，电压产生单元，微调电容器单元，第二缓冲链和控制单元。 第一个缓冲链使用外部电压作为电源电压来延迟时钟信号。 电压产生单元基于参考电压产生调节电压。 微调电容器单元控制电压产生单元的负载电容。 第二缓冲链使用调节电压作为电源电压来延迟时钟信号。 控制单元通过检测从第一和第二缓冲器链输出的时钟的延迟差来调节负载电容。

    Differential signal generation circuit
    6.
    发明授权
    Differential signal generation circuit 有权
    差分信号发生电路

    公开(公告)号：US08018265B1

    公开(公告)日：2011-09-13

    申请号：US12840255

    申请日：2010-07-20

    申请人： Yong Ju Kim ,  Hae Rang Choi ,  Ji Wang Lee ,  Jae Min Jang

    发明人： Yong Ju Kim ,  Hae Rang Choi ,  Ji Wang Lee ,  Jae Min Jang

    IPC分类号： H03K5/13

    CPC分类号： H03K5/1515

    摘要： A differential signal generation circuit includes: an inverter array configured to sequentially invert an input signal to generate a plurality of delayed signals; and a phase mixer configured to mix a phase of a first delayed signal and a phase of a second delayed signal among the plurality of delayed signals at a preset mixing ratio to generate a first differential signal. The first delayed signal has a first delay from the input signal and the second delayed signal has a second delay from the input signal. The differential signal generation circuit is configured to generate a third delayed signal having a third delay from the input signal corresponding to a medium of the first and second delays, and the third delayed signal is further delayed to generate a second differential signal.

    摘要翻译： 差分信号发生电路包括：逆变器阵列，被配置为顺序地反转输入信号以产生多个延迟信号; 以及相位混合器，被配置为以预设的混合比混合多个延迟信号中的第一延迟信号的相位和第二延迟信号的相位，以产生第一差分信号。 第一延迟信号具有来自输入信号的第一延迟，并且第二延迟信号具有来自输入信号的第二延迟。 差分信号生成电路被配置为从与第一和第二延迟的介质相对应的输入信号产生具有第三延迟的第三延迟信号，并且第三延迟信号被进一步延迟以产生第二差分信号。

    DATA ALIGNMENT CIRCUIT OF SEMICONDUCTOR MEMORY APPARATUS
    9.
    发明申请
    DATA ALIGNMENT CIRCUIT OF SEMICONDUCTOR MEMORY APPARATUS 有权
    半导体存储器的数据对准电路

    公开(公告)号：US20100309732A1

    公开(公告)日：2010-12-09

    申请号：US12647174

    申请日：2009-12-24

    申请人： Hyung Soo Kim ,  Yong Ju Kim ,  Sung Woo Han ,  Hee Woong Song ,  Ic Su Oh ,  Tae Jin Hwang ,  Hae Rang Choi ,  Ji Wang Lee ,  Jae Min Jang ,  Chang Kun Park

    发明人： Hyung Soo Kim ,  Yong Ju Kim ,  Sung Woo Han ,  Hee Woong Song ,  Ic Su Oh ,  Tae Jin Hwang ,  Hae Rang Choi ,  Ji Wang Lee ,  Jae Min Jang ,  Chang Kun Park

    IPC分类号： G11C7/10 ,  G11C7/00 ,  G11C8/00

    CPC分类号： G11C7/1006 ,  G11C7/1012 ,  G11C7/1078 ,  G11C7/1087

    摘要： A data alignment circuit of a semiconductor memory apparatus for receiving and aligning parallel data group includes a first control unit, a second control unit, a first alignment unit and a second alignment unit. The first alignment unit generates a first control signal group in response to an address group, a clock signal, and a latency signal. The second control unit generates a second control signal group in response to the address group, the clock signal, and the latency signal. The first alignment unit aligns the parallel data group as a first serial data group in response to the first control signal group. The second alignment unit aligns the parallel data group as a second serial data group in response to the second control signal group.

    摘要翻译： 用于接收和对准并行数据组的半导体存储装置的数据对准电路包括第一控制单元，第二控制单元，第一对准单元和第二对准单元。 第一对准单元响应于地址组，时钟信号和等待时间信号产生第一控制信号组。 第二控制单元响应于地址组，时钟信号和等待时间信号产生第二控制信号组。 第一对准单元响应于第一控制信号组将并行数据组对准为第一串行数据组。 第二对准单元响应于第二控制信号组将并行数据组对准为第二串行数据组。