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    Electronic device
    1.
    发明授权
    Electronic device 有权
    电子设备

    公开(公告)号：US09263114B2

    公开(公告)日：2016-02-16

    申请号：US14563690

    申请日：2014-12-08

    申请人： Ji-Wang Lee ,  Dong-Keun Kim ,  Masahiro Takahashi ,  Tsuneo Inaba

    发明人： Ji-Wang Lee ,  Dong-Keun Kim ,  Masahiro Takahashi ,  Tsuneo Inaba

    IPC分类号： G11C11/00 ,  G11C11/16 ,  G11C13/00 ,  G11C11/15 ,  G11C11/56

    CPC分类号： G11C11/1673 ,  G11C11/15 ,  G11C11/16 ,  G11C11/1659 ,  G11C11/5607 ,  G11C11/5657 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/004 ,  G11C16/28 ,  G11C2013/0054 ,  G11C2213/79

    摘要： A semiconductor memory unit includes first to Nth variable resistance elements each having different resistance values according to values stored therein, wherein N is a natural number equal to or greater than 2; a reference resistance element having a first reference resistance value; and first to Nth comparison units which correspond to the first to Nth variable resistance elements, respectively, and each of which determines whether a resistance value of the corresponding variable resistance element is greater or less than a second reference resistance value, wherein the first to Nth comparison units are commonly coupled to the reference resistance element.

    摘要翻译： 半导体存储单元包括根据存储在其中的值具有不同电阻值的第一至第N可变电阻元件，其中N是等于或大于2的自然数; 具有第一参考电阻值的参考电阻元件; 以及分别对应于第一至第N可变电阻元件的第一至第N比较单元，并且每个比较单元确定相应的可变电阻元件的电阻值是否大于或小于第二参考电阻值，其中第一至第N 比较单元通常耦合到参考电阻元件。

    Memory device
    2.
    发明授权
    Memory device 有权
    内存设备

    公开(公告)号：US09177641B2

    公开(公告)日：2015-11-03

    申请号：US14018306

    申请日：2013-09-04

    申请人： Masahiro Takahashi ,  Tsuneo Inaba ,  Dong Keun Kim ,  Ji Wang Lee

    发明人： Masahiro Takahashi ,  Tsuneo Inaba ,  Dong Keun Kim ,  Ji Wang Lee

    IPC分类号： G11C13/00 ,  G11C11/16

    CPC分类号： G11C13/004 ,  G11C11/1673 ,  G11C2013/0054 ,  G11C2213/79

    摘要： According to one embodiment, a memory device includes a memory cell, a sense amplifier, and a resistor. The sense amplifier includes a first input and a second input, outputs a signal in accordance with a difference between the first and second inputs, and is selectively coupled at a second input to the memory cell. The resistor is in a first path between the first input of the sense amplifier and a ground node.

    摘要翻译： 根据一个实施例，存储器件包括存储单元，读出放大器和电阻器。 读出放大器包括第一输入和第二输入，根据第一和第二输入之间的差输出信号，并且在第二输入端选择性地耦合到存储单元。 电阻器位于读出放大器的第一输入端和接地节点之间的第一路径中。

    MEMORY DEVICE
    3.
    发明申请
    MEMORY DEVICE 有权
    内存设备

    公开(公告)号：US20140286082A1

    公开(公告)日：2014-09-25

    申请号：US14018306

    申请日：2013-09-04

    申请人： Masahiro TAKAHASHI ,  Tsuneo INABA ,  Dong Keun KIM ,  Ji Wang LEE

    发明人： Masahiro TAKAHASHI ,  Tsuneo INABA ,  Dong Keun KIM ,  Ji Wang LEE

    IPC分类号： G11C13/00

    CPC分类号： G11C13/004 ,  G11C11/1673 ,  G11C2013/0054 ,  G11C2213/79

    摘要： According to one embodiment, a memory device includes a memory cell, a sense amplifier, and a resistor. The sense amplifier includes a first input and a second input, outputs a signal in accordance with a difference between the first and second inputs, and is selectively coupled at a second input to the memory cell. The resistor is in a first path between the first input of the sense amplifier and a ground node.

    摘要翻译： 根据一个实施例，存储器件包括存储单元，读出放大器和电阻器。 读出放大器包括第一输入和第二输入，根据第一和第二输入之间的差输出信号，并且在第二输入端选择性地耦合到存储单元。 电阻器位于读出放大器的第一输入端和接地节点之间的第一路径中。

    Impedance control circuit and semiconductor device including the same
    4.
    发明授权
    Impedance control circuit and semiconductor device including the same 有权
    阻抗控制电路和包括其的半导体器件

    公开(公告)号：US08610458B2

    公开(公告)日：2013-12-17

    申请号：US13446527

    申请日：2012-04-13

    申请人： Ji-Wang Lee

    发明人： Ji-Wang Lee

    IPC分类号： H03K19/003 ,  H03L5/00

    CPC分类号： H03K19/018571 ,  H03K19/0005 ,  H03K19/018585

    摘要： An impedance control circuit includes a first impedance unit configured to terminate an impedance node using an impedance value that is determined by an impedance control code, a second impedance unit configured to terminate the impedance node using an impedance value that is determined by an impedance control voltage, a comparison circuit configured to compare a voltage level of the impedance node and a voltage level of a reference voltage, generate an up/down signal indicating whether the voltage at the impedance node is greater than the reference voltage, and generate the impedance control voltage that has a voltage level corresponding to a difference between the voltage at the impedance node and the reference voltage, and a counter unit configured to increase or decrease a value of the impedance control code in response to the up/down signal.

    摘要翻译： 阻抗控制电路包括：第一阻抗单元，被配置为使用由阻抗控制代码确定的阻抗值来终止阻抗节点;第二阻抗单元，被配置为使用由阻抗控制电压确定的阻抗值来终止阻抗节点 比较电路，被配置为比较阻抗节点的电压电平和参考电压的电压电平，生成表示阻抗节点处的电压是否大于参考电压的上/下信号，并产生阻抗控制电压 其具有对应于阻抗节点处的电压与参考电压之间的差的电压电平，以及配置为响应于上/下信号增加或减少阻抗控制代码的值的计数器单元。

    Semiconductor apparatus
    6.
    发明授权
    Semiconductor apparatus 失效
    半导体装置

    公开(公告)号：US08171189B2

    公开(公告)日：2012-05-01

    申请号：US12648524

    申请日：2009-12-29

    申请人： Ji Wang Lee ,  Hee Woong Song ,  Tae Jin Hwang

    发明人： Ji Wang Lee ,  Hee Woong Song ,  Tae Jin Hwang

    IPC分类号： G06F3/00 ,  G06F5/00

    CPC分类号： G06F13/4072

    摘要： A semiconductor apparatus includes a clock input buffer, an asynchronous data input buffer, and a synchronous data input buffer. The clock input buffer is configured to buffer an external clocks in order to generate an internal clock. The asynchronous data input buffer is configured to buffer data input through a data pad and output the buffered data. The synchronous data input buffer is configured to be synchronous with the internal clock to buffer the buffered data. The semiconductor apparatus is arranged so that the length of a line for transferring the internal clock to the synchronous data input buffer and the length of a line for transferring the buffered data to the synchronous data input buffer are substantially equal to each other.

    摘要翻译： 半导体装置包括时钟输入缓冲器，异步数据输入缓冲器和同步数据输入缓冲器。 时钟输入缓冲器配置为缓冲外部时钟以产生内部时钟。 异步数据输入缓冲器被配置为缓冲通过数据焊盘输入的数据并输出缓冲的数据。 同步数据输入缓冲器被配置为与内部时钟同步以缓冲缓冲的数据。 半导体装置被布置成使得用于将内部时钟传送到同步数据输入缓冲器的线的长度和用于将缓冲数据传送到同步数据输入缓冲器的线的长度基本上彼此相等。

    Voltage level comparison circuit of semiconductor memory apparatus, voltage adjustment circuit using voltage level comparison circuit, and semiconductor memory apparatus using the same
    9.
    发明授权
    Voltage level comparison circuit of semiconductor memory apparatus, voltage adjustment circuit using voltage level comparison circuit, and semiconductor memory apparatus using the same 失效
    半导体存储装置的电压电平比较电路，使用电压电平比较电路的电压调整电路和使用其的半导体存储装置

    公开(公告)号：US08023356B2

    公开(公告)日：2011-09-20

    申请号：US12336423

    申请日：2008-12-16

    申请人： Ic-Su Oh ,  Yong-Ju Kim ,  Sung-Woo Han ,  Hee-Woong Song ,  Hyung-Soo Kim ,  Tae-Jin Hwang ,  Hae-Rang Choi ,  Ji-Wang Lee ,  Jae-Min Jang ,  Chang-Kun Park

    发明人： Ic-Su Oh ,  Yong-Ju Kim ,  Sung-Woo Han ,  Hee-Woong Song ,  Hyung-Soo Kim ,  Tae-Jin Hwang ,  Hae-Rang Choi ,  Ji-Wang Lee ,  Jae-Min Jang ,  Chang-Kun Park

    IPC分类号： G11C5/14

    CPC分类号： G11C5/147

    摘要： A voltage adjustment circuit of a semiconductor memory apparatus includes a control voltage generating unit configured to distribute an external voltage for selectively outputting a plurality of distribution voltages as a control voltage in response to a control signal, the plurality of the distribution voltages each have different voltage levels, a comparing unit configured to include a voltage supply unit configured to control an external voltage supplied to a first node and a second node if a level of an output voltage is higher than a level of a reference voltage in response to a level of the control voltage, and a detection signal generating unit configured to drop potential levels of the first and second nodes according to the levels of the output voltage and the reference voltage, and to output the potential level of the second node as a detection signal, and a voltage generating unit configured to drive the external voltage according to a potential level of the detection signal and to output the external voltage as the output voltage.

    摘要翻译： 半导体存储装置的电压调整电路包括：控制电压生成部，其被配置为响应于控制信号分配用于选择性地输出多个分配电压的外部电压作为控制电压，所述多个分配电压各自具有不同的电压 电平，比较单元，被配置为包括电压供应单元，其被配置为响应于所述电平的电平而控制提供给第一节点的外部电压和第二节点，如果输出电压的电平高于参考电压的电平 以及检测信号生成单元，被配置为根据输出电压和参考电压的电平来降低第一和第二节点的电位电平，并输出第二节点的电位电平作为检测信号，以及 电压产生单元，被配置为根据检测信号的电位来驱动外部电压 并输出外部电压作为输出电压。

    Delay locked loop circuit of semiconductor device
    10.
    发明授权
    Delay locked loop circuit of semiconductor device 有权
    半导体器件的延迟锁定环路

    公开(公告)号：US07990785B2

    公开(公告)日：2011-08-02

    申请号：US12262517

    申请日：2008-10-31

    申请人： Hee-Woong Song ,  Kun-Woo Park ,  Yong-Ju Kim ,  Ic-Su Oh ,  Hyung-Soo Kim ,  Tae-Jin Hwang ,  Hae-Rang Choi ,  Ji-Wang Lee

    发明人： Hee-Woong Song ,  Kun-Woo Park ,  Yong-Ju Kim ,  Ic-Su Oh ,  Hyung-Soo Kim ,  Tae-Jin Hwang ,  Hae-Rang Choi ,  Ji-Wang Lee

    IPC分类号： G11C7/00

    CPC分类号： G11C29/02 ,  G11C7/22 ,  G11C7/222 ,  G11C29/023 ,  G11C29/028 ,  H03L7/0812 ,  H03L7/089 ,  H03L7/095

    摘要： A semiconductor memory device includes a delay locked loop circuit that can control input/output timing of data according to a system clock of a high frequency. The semiconductor memory device includes a phase comparator configured to detect a phase difference between an internal clock and a reference clock to output a state signal having a pulse width corresponding to the detected phase difference, a phase adjuster configured to generate a digital code for determining a delay time corresponding to the state signal for locking a phase of the internal clock, a digital-to-analog converter configured to convert the digital code to an analog voltage, and a multiphase delay signal generator configured to delay the internal clock according to a bias voltage corresponding to the analog voltage to feed back the delayed internal clock as the internal clock and generate multiphase delay signals.

    摘要翻译： 半导体存储器件包括可以根据高频系统时钟控制数据的输入/输出定时的延迟锁定环电路。 半导体存储装置包括：相位比较器，被配置为检测内部时钟和参考时钟之间的相位差，以输出具有与检测到的相位差相对应的脉冲宽度的状态信号;相位调整器，被配置为生成用于确定 对应于用于锁定内部时钟的相位的状态信号的延迟时间，配置成将数字代码转换为模拟电压的数模转换器，以及被配置为根据偏置来延迟内部时钟的多相延迟信号发生器 对应于模拟电压的电压反馈延迟的内部时钟作为内部时钟，并产生多相延迟信号。