公开(公告)号：US4924469A

公开(公告)日：1990-05-08

申请号：US152824

申请日：1988-02-05

申请人： Kiichiro Tamaru ,  Koichi Tanaka ,  Akira Kanuma ,  Yasuo Yamada

发明人： Kiichiro Tamaru ,  Koichi Tanaka ,  Akira Kanuma ,  Yasuo Yamada

IPC分类号： G06F11/22 ,  G06F11/267

CPC分类号： G06F11/2226 ,  G06F2201/83

摘要： In a system including LSIs, the signature register used for self-testing the LSI functions is assigned to one register accessible by a machine instruction. The signature is calculated in the self-test operation, and the calculation result is updated depending on the result from the execution of the machine instruction. With the above technical idea, the test function for the LSI function is available not only for the test mode, but also for the normal operation. This simplifies the self-test program for testing the functions of the application system.

摘要翻译： 在包括LSI的系统中，用于对LSI功能进行自检的签名寄存器被分配给可由机器指令访问的一个寄存器。 在自检操作中计算签名，并根据执行机器指令的结果更新计算结果。 通过上述技术思想，LSI功能的测试功能不仅可以用于测试模式，还可用于正常运行。 这简化了用于测试应用系统功能的自检程序。

公开(公告)号：US4590584A

公开(公告)日：1986-05-20

申请号：US562736

申请日：1983-12-19

申请人： Toshiyuki Yaguchi ,  Akira Kanuma ,  Kiichiro Tamaru

发明人： Toshiyuki Yaguchi ,  Akira Kanuma ,  Kiichiro Tamaru

IPC分类号： G06F7/487 ,  G06F7/00 ,  G06F7/508 ,  G06F7/52 ,  G06F7/76

CPC分类号： G06F7/4876 ,  G06F7/4991

摘要： In floating-point multiplication, the sum of the exponents of the two operands is determined by the use of a single adder. The exponents are modified either before they are inputted to the adder or at the output of the adder. A carry signal of "1" is applied whenever addition is carried out. A signal indicative of occurrence of underflow or overflow is also obtained.

摘要翻译： 在浮点乘法中，通过使用单个加法器来确定两个操作数的指数之和。 指数在输入到加法器或加法器的输出之前被修改。 无论何时执行加法，都应用进位信号“1”。 还获得了表示发生下溢或溢出的信号。

公开(公告)号：US5345580A

公开(公告)日：1994-09-06

申请号：US798720

申请日：1991-11-29

申请人： Kiichiro Tamaru ,  Yoko Ookita

发明人： Kiichiro Tamaru ,  Yoko Ookita

IPC分类号： G06F11/36 ,  G06F11/00

CPC分类号： G06F11/3636

摘要： A microprocessor device has an operand address register for storing an operand access address for an operand access, an access generation instruction address register for storing an access generation instruction address having caused the operand access and an operand data register for storing input/output data for the address indicated by the operand address. A multiplexer, whose operation is controlled by a selection signal provided from outside of the microprocessor, outputs the operand address or the access generation instruction address to an address pin of the microprocessor. An emulator device includes the above microprocessor device and a hold circuit, connected to the address pin in the microprocessor, for holding the data output from the microprocessor through the address pin. An address signal line is connected to the hold circuit. A trace memory stores the information transferred through the address pin as trace information during a real-time trace operation. A trace control circuit generates the selection signal and the hold signal to the hold circuit and generates a store signal. The hold circuit outputs the operand address to the address signal line when the hold signal and the selection signal are in the enable state.

摘要翻译： 微处理器装置具有用于存储操作数访问的操作数访问地址的操作数地址寄存器，用于存储导致​​操作数访问的访问生成指令地址的访问生成指令地址寄存器和用于存储操作数访问的输入/输出数据的操作数数据寄存器 由操作数地址指示的地址。 多路复用器的操作由从微处理器外部提供的选择信号控制，将操作数地址或存取生成指令地址输出到微处理器的地址引脚。 仿真器装置包括上述微处理器装置和保持电路，连接到微处理器中的地址引脚，用于通过地址引脚保持从微处理器输出的数据。 地址信号线连接到保持电路。 跟踪存储器在实时跟踪操作期间将通过地址引脚传输的信息存储为跟踪信息。 跟踪控制电路将选择信号和保持信号产生到保持电路并产生存储信号。 当保持信号和选择信号处于使能状态时，保持电路将操作数地址输出到地址信号线。

公开(公告)号：US5325513A

公开(公告)日：1994-06-28

申请号：US870758

申请日：1992-04-20

申请人： Koichi Tanaka ,  Kiichiro Tamaru ,  Akira Kanuma ,  Yasuo Yamada

发明人： Koichi Tanaka ,  Kiichiro Tamaru ,  Akira Kanuma ,  Yasuo Yamada

IPC分类号： G06F13/16 ,  G06F1/04

CPC分类号： G06F13/1694

摘要： In a data processing apparatus, when making an access to a specific object to be accessed, the data processor supplies an access control signal to a plurality of control signal generators. The data processor further supplies accessed object type data to the accessed object type determining circuit. The determining circuit determines the type of the accessed object on the basis of the accessed object type data, and selectively drives the control signal generator corresponding to the accessed object. The control signal generator driven converts the access control signal into a control signal adapted for the accessed object. An address signal and data are transferred between the specific accessed object supplied with this control signal and the data processor via the address bus and data bus.

摘要翻译： 在数据处理装置中，当访问要访问的特定对象时，数据处理器向多个控制信号发生器提供访问控制信号。 数据处理器还将访问的对象类型数据提供给所访问的对象类型确定电路。 确定电路基于所访问的对象类型数据来确定所访问对象的类型，并且选择性地驱动对应于被访问对象的控制信号发生器。 控制信号发生器驱动将访问控制信号转换成适合被访问对象的控制信号。 地址信号和数据通过地址总线和数据总线在与该控制信号提供的特定访问对象和数据处理器之间传送。

公开(公告)号：US4893034A

公开(公告)日：1990-01-09

申请号：US155822

申请日：1988-02-16

申请人： Kiichiro Tamaru

发明人： Kiichiro Tamaru

IPC分类号： H03K19/00 ,  H03K19/003 ,  H03K19/0175 ,  H03K19/096

CPC分类号： H03K19/0963 ,  H03K19/00315

摘要： The logic circuit is disclosed. Even if the system is stopped while an output latch circuit is in the latching state, when an input latch circuit is latching an input signal, the logic gate remains in the precharge mode, whereas the precharge signal as generated by a precharge signal generator circuit is in the "H" level, i.e. a precharge level. Therefore, the logic output from the logic gate is never erased. Within a period that the input and output latch circuits are both in the latching state, the system can be stopped without erasing the logic output.

摘要翻译： 公开了逻辑电路。 即使系统在输出锁存电路处于锁存状态时停止，当输入锁存电路锁存输入信号时，逻辑门保持在预充电模式，而由预充电信号发生器电路产生的预充电信号为 在“H”级，即预充电水平。 因此，逻辑门的逻辑输出不会被擦除。 在输入和输出锁存电路均处于锁存状态的时段内，可以停止系统而不擦除逻辑输出。

公开(公告)号：US4707833A

公开(公告)日：1987-11-17

申请号：US724465

申请日：1985-04-18

申请人： Kiichiro Tamaru

发明人： Kiichiro Tamaru

IPC分类号： G06F13/36 ,  G06F11/00

CPC分类号： G06F11/0772 ,  G06F11/0745

摘要： A digital information transfer apparatus includes N shift registers (1 through N) for storing digital information supplied to and from N respective function modules, and a common bus connected to the shift registers for parallel transfer of digital information. The shift registers are serially connected by a scan path to form a large scale shift register. An error detector in the transferring control circuit detects a failure on the common bus, and supplies a serial output signal of the Nth shift register to the 1st shift register. The processing circuit of the 1st function module rotates the contents of the 1st to Nth shift registers, through the scan path.

摘要翻译： 数字信息传送装置包括用于存储提供给N个功能模块的数字信息的N个移位寄存器（1〜N），以及连接到移位寄存器用于并行传送数字信息的公共总线。 移位寄存器通过扫描路径串联连接，形成大规模的移位寄存器。 传输控制电路中的错误检测器检测公共总线上的故障，并将第N个移位寄存器的串行输出信号提供给第一移位寄存器。 第一功能模块的处理电路通过扫描路径旋转第1至第N移位寄存器的内容。

公开(公告)号：US5276812A

公开(公告)日：1994-01-04

申请号：US759202

申请日：1991-09-11

申请人： Yasuo Yamada ,  Akira Kanuma ,  Kiichiro Tamaru ,  Koichi Tanaka

发明人： Yasuo Yamada ,  Akira Kanuma ,  Kiichiro Tamaru ,  Koichi Tanaka

IPC分类号： G11C7/10 ,  G11C8/00 ,  G11C8/12 ,  G06F12/00

CPC分类号： G11C7/1006 ,  G11C7/1021 ,  G11C8/00 ,  G11C8/12

摘要： In an address multiplexing apparatus for multiplexing address data to be supplied to 64K bit, 256K bit, and 1M bit DRAMs, upon multiplexing of address data, input address data of 20 bits are classified into two groups, i.e., the lower 16 bits and the upper 4 bits. The lower 16-bit group is multiplexed so that the upper 8 bits serve as row address data, and the remaining lower 8 bits serve as column address data. In the upper 4-bit group, adjacent bits are multiplexed. The apparatus can be commonly used for the three memories having different capacities with the simple circuit arrangement, and page mode access can be executed.

摘要翻译： 在地址多路复用装置中，对要提供给64K位，256K位和1M位DRAM的地址数据进行复用，在地址数据复用时，将20位的输入地址数据分为两组，即低16位和 高4位。 低16位组被复用，使得高8位用作行地址数据，而剩余的低8位用作列地址数据。 在高4位组中，相邻位被复用。 该装置可以通过简单的电路装置通常用于具有不同容量的三个存储器，并且可以执行页面模式访问。

公开(公告)号：US4924117A

公开(公告)日：1990-05-08

申请号：US493999

申请日：1983-05-12

申请人： Kiichiro Tamaru

发明人： Kiichiro Tamaru

IPC分类号： H03K19/086

CPC分类号： H03K19/0866

摘要： A logic circuit has two pairs of input terminals to each of which is applied a pair of input signals opposite in phase and a pair of output terminals for deriving a pair of output signals corresponding to the logical states of the two pairs of input signals. The logic circuit is further provided with a holding circuit which is adapted to hold the output signals in the same logical state when a pair of input signal having the same phase are applied to the input terminals.

摘要翻译： 逻辑电路具有两对输入端，每对输入端施加一对相位相反的输入信号和一对输出端，用于导出对应于两对输入信号的逻辑状态的一对输出信号。 逻辑电路还具有一个保持电路，当一对具有相同相位的输入信号被施加到输入端时，该保持电路适于将输出信号保持在相同的逻辑状态。

公开(公告)号：US4788639A

公开(公告)日：1988-11-29

申请号：US863948

申请日：1986-05-16

申请人： Kiichiro Tamaru

发明人： Kiichiro Tamaru

IPC分类号： G06F9/48 ,  G06F13/26

CPC分类号： G06F13/26 ,  G06F2213/3602

摘要： A multi-level priority interrupt system is used for controlling the access of input/output control devices to a host computer which is connected to the devices and controls their operation. The input/output control devices each of which is contained on a different LSI chip, output different levels of interrupt requests to the host computer. During operation, each input/output control device outputs an interrupt signal of a frequency determined by a level of an interrupt to be sent to the host computer. The interrupt signal is supplied from one external terminal of the input/output control device. Upon receipt of the interrupt signals, the host computer determines a priority of the interrupt from the frequency of the signal and then executes a corresponding interrupt routine.

摘要翻译： 多级优先级中断系统用于控制输入/输出控制设备对连接到设备并控制其操作的主机的访问。 每个输入/输出控制装置都包含在不同的LSI芯片上，向主机输出不同级别的中断请求。 在操作期间，每个输入/输出控制装置输出由待发送到主计算机的中断电平确定的频率的中断信号。 中断信号由输入/输出控制装置的一个外部端子提供。 主机接收到中断信号后，根据信号的频率确定中断的优先级，然后执行相应的中断程序。

公开(公告)号：US4788637A

公开(公告)日：1988-11-29

申请号：US912516

申请日：1986-09-29

申请人： Kiichiro Tamaru

发明人： Kiichiro Tamaru

IPC分类号： H04L29/06 ,  G06F9/06 ,  G06F9/44 ,  G06F13/00 ,  H04J3/24

CPC分类号： G06F8/71

摘要： A communication control apparatus wherein the version number of a communication control program in a packet accepted by a receive circuit is compared at a comparator with that of the local station. When the version for the local station is determined to be older than the version for the remote station, the apparatus receives the latest communication control program from the remote station and stores it in a rewritable memory, thereby allowing communication using the latest version.

摘要翻译： 一种通信控制装置，其中在比较器与本地站的比较器比较由接收电路接受的分组中的通信控制程序的版本号。 当本地站的版本被确定为比远程站的版本更早时，该装置从远程站接收最新的通信控制程序并将其存储在可重写存储器中，从而允许使用最新版本的通信。