公开(公告)号：US08843735B2

公开(公告)日：2014-09-23

申请号：US12752963

申请日：2010-04-01

申请人： Li-Jau Yang ,  Daniel C. Biederman

发明人： Li-Jau Yang ,  Daniel C. Biederman

IPC分类号： H04L29/06

CPC分类号： H04L9/0861 ,  H04L63/0428 ,  H04L63/162 ,  H04L69/03 ,  H04L2209/24

摘要： An apparatus for providing link layer security in a Physical Layer Transceiver (PHY) is disclosed. In one embodiment, the apparatus may comprise analog circuitry configured to interface with a data transmission medium, digital circuitry configured to interface with a Media Access Controller (MAC); and a crypto engine coupled to the digital circuitry. Single interface and multiple interface schemes are provided to control both PHY and crypto functions. Embodiments are disclosed where the PHY controls the crypto device, and where the crypto device controls the PHY.

摘要翻译： 公开了一种用于在物理层收发器（PHY）中提供链路层安全性的装置。 在一个实施例中，该装置可以包括被配置为与数据传输介质接口的模拟电路，被配置为与介质访问控制器（MAC）接口的数字电路; 以及耦合到数字电路的密码引擎。 提供单接口和多接口方案来控制PHY和加密功能。 公开了实施例，其中PHY控制密码设备，并且其中密码设备控制PHY。

公开(公告)号：US06963921B1

公开(公告)日：2005-11-08

申请号：US09785015

申请日：2001-02-16

申请人： Li-Jau Yang ,  Chi-Lie Wang ,  Kap Soh ,  Chin-Li Mou

发明人： Li-Jau Yang ,  Chi-Lie Wang ,  Kap Soh ,  Chin-Li Mou

IPC分类号： G06F15/16 ,  H04L12/56 ,  H04L29/06

CPC分类号： H04L69/16 ,  H04L49/90 ,  H04L49/9094 ,  H04L69/12 ,  H04L69/161 ,  H04L69/163 ,  H04L69/166 ,  H04L69/22

摘要： A hardware packet accelerator parses incoming packets to retrieve header data for building a frame status and for verifying the incoming packets are part of an established connection with a host. The accelerator includes a connection database that allows retrieval of connection information based on an index constructed from a hashed TCP connection address. The frame status comprises information needed to perform packet re-assembly and is stored in a memory that is local (directly accessible) by a processing device that performs the packet re-assembly. Among other advantages, the processing device does not need to read packet header data from a packet buffer, saving large amounts of header data retrieval time.

摘要翻译： 硬件分组加速器解析输入分组以检索用于构建帧状态的头部数据，并且用于验证传入的分组是与主机建立的连接的一部分。 加速器包括连接数据库，其允许基于由散列TCP连接地址构建的索引检索连接信息。 帧状态包括执行分组重组所需的信息，并且被存储在由执行分组重组的处理设备本地（可直接访问）的存储器中。 除了其他优点之外，处理设备不需要从分组缓冲器读取分组报头数据，从而节省大量的报头数据检索时间。

公开(公告)号：US06851080B1

公开(公告)日：2005-02-01

申请号：US09368918

申请日：1999-08-05

申请人： Richard L. Traber ,  Li-Jau Yang

发明人： Richard L. Traber ,  Li-Jau Yang

IPC分类号： G01R31/317 ,  G01R31/3185 ,  G01R31/28 ,  H03K19/00

CPC分类号： G01R31/31701 ,  G01R31/318572

摘要： An automatic scan test enable signal assertion system and method responds to transitions in signals communicated via selected pins that are not dedicated solely to testing operations. Pins are utilized to communicate a trigger signal and a stage progression signal. The trigger signal provides an indication to initiate a scan test enable signal assertion or deassertion and the stage progression signal controls the progress of the scan test enable activation or deactivation initiation. A scan test enable trigger sensing component provides an assertion or deassertion notification when logical values of a trigger signal captured during multiple stages provide an indication to begin a scan test enable signal assertion or deassertion. A staging component advances the logical values through stages in accordance with a progression signal and issues an asserted or deasserted scan test enable signal based upon the assertion or deassertion notification from the scan test enable trigger sensing component.

摘要翻译： 自动扫描测试启用信号断言系统和方法响应于通过选择的引脚传递的信号的转换，这些引脚不是专门用于测试操作。 引脚用于传送触发信号和级数信号。 触发信号提供启动扫描测试启用信号断言或解除停用的指示，并且阶段进程信号控制扫描测试启用激活或停用启动的进展。 当在多个级中捕获的触发信号的逻辑值提供开始扫描测试使能信号断言或解除禁止的指示时，扫描测试使能触发感测部件提供断言或解除断言通知。 分级组件根据进展信号逐级地推进逻辑值，并且基于来自扫描测试启用触发感测组件的断言或解除否定通知发出断言或无效的扫描测试使能信号。

公开(公告)号：US20100191956A1

公开(公告)日：2010-07-29

申请号：US12752963

申请日：2010-04-01

申请人： Li-Jau Yang ,  Daniel C. Biederman

发明人： Li-Jau Yang ,  Daniel C. Biederman

IPC分类号： H04L29/06

CPC分类号： H04L9/0861 ,  H04L63/0428 ,  H04L63/162 ,  H04L69/03 ,  H04L2209/24

摘要： An apparatus for providing link layer security in a Physical Layer Transceiver (PHY) is disclosed. In one embodiment, the apparatus may comprise analog circuitry configured to interface with a data transmission medium, digital circuitry configured to interface with a Media Access Controller (MAC); and a crypto engine coupled to the digital circuitry. Single interface and multiple interface schemes are provided to control both PHY and crypto functions. Embodiments are disclosed where the PHY controls the crypto device, and where the crypto device controls the PHY.

摘要翻译： 公开了一种用于在物理层收发器（PHY）中提供链路层安全性的装置。 在一个实施例中，该装置可以包括被配置为与数据传输介质接口的模拟电路，被配置为与介质访问控制器（MAC）接口的数字电路; 以及耦合到数字电路的密码引擎。 提供单接口和多接口方案来控制PHY和加密功能。 公开了实施例，其中PHY控制密码设备，并且其中密码设备控制PHY。

公开(公告)号：US20050071628A1

公开(公告)日：2005-03-31

申请号：US10676384

申请日：2003-09-30

申请人： Li-Jau Yang ,  Daniel Biederman

发明人： Li-Jau Yang ,  Daniel Biederman

IPC分类号： G06F15/16 ,  H04K1/00 ,  H04L20060101 ,  H04L9/00 ,  H04L29/06

CPC分类号： H04L9/0861 ,  H04L63/0428 ,  H04L63/162 ,  H04L69/03 ,  H04L2209/24

摘要： An apparatus for providing link layer security in a Physical Layer Transceiver (PHY) is disclosed. In one embodiment, the apparatus may comprise analog circuitry configured to interface with a data transmission medium, digital circuitry configured to interface with a Media Access Controller (MAC); and a crypto engine coupled to the digital circuitry. Single interface and multiple interface schemes are provided to control both PHY and crypto functions. Embodiments are disclosed where the PHY controls the crypto device, and where the crypto device controls the PHY.

摘要翻译： 公开了一种用于在物理层收发器（PHY）中提供链路层安全性的装置。 在一个实施例中，该装置可以包括被配置为与数据传输介质接口的模拟电路，被配置为与介质访问控制器（MAC）接口的数字电路; 以及耦合到数字电路的密码引擎。 提供单接口和多接口方案来控制PHY和加密功能。 公开了实施例，其中PHY控制密码设备，并且其中密码设备控制PHY。

公开(公告)号：US06526446B1

公开(公告)日：2003-02-25

申请号：US09300537

申请日：1999-04-27

申请人： Li-Jau Yang ,  Rich Traber ,  Chi-Le Wang

发明人： Li-Jau Yang ,  Rich Traber ,  Chi-Le Wang

IPC分类号： G06F1516

CPC分类号： H04L29/06 ,  H04L49/90 ,  H04L69/16 ,  H04L69/161 ,  H04L69/163 ,  H04L69/166 ,  H04L69/22

摘要： Hardware only transmission control protocol segmentation for a high performance network interface card. Specifically, one embodiment of the present invention includes a circuit for implementing transmission control protocol (TCP) segmentation. The circuit includes a segmentation circuit coupled to receive a descriptor from a host device which corresponds to data. The segmentation circuit utilizes the descriptor to generate other descriptors that describe each frame segment. Furthermore, the circuit also includes a data download circuit coupled to the segmentation circuit to receive the frame segment descriptors. Specifically, the data download circuit retrieves the data from a memory. Moreover, the circuit includes a medium access control circuit coupled to the data download circuit to receive the data in a frame segment.

摘要翻译： 硬件仅传输控制协议分段，用于高性能网络接口卡。 具体地，本发明的一个实施例包括用于实现传输控制协议（TCP）分段的电路。 该电路包括一个分割电路，它被耦合以从对应于数据的主机设备接收描述符。 分割电路利用描述符来生成描述每个帧段的其他描述符。 此外，电路还包括耦合到分割电路以接收帧段描述符的数据下载电路。 具体地，数据下载电路从存储器检索数据。 此外，电路包括耦合到数据下载电路以在帧段中接收数据的介质访问控制电路。

公开(公告)号：US07711948B2

公开(公告)日：2010-05-04

申请号：US10676384

申请日：2003-09-30

申请人： Li-Jau Yang ,  Daniel C. Biederman

发明人： Li-Jau Yang ,  Daniel C. Biederman

IPC分类号： H04L29/06

CPC分类号： H04L9/0861 ,  H04L63/0428 ,  H04L63/162 ,  H04L69/03 ,  H04L2209/24

摘要： An apparatus for providing link layer security in a Physical Layer Transceiver (PHY) is disclosed. In one embodiment, the apparatus may comprise analog circuitry configured to interface with a data transmission medium, digital circuitry configured to interface with a Media Access Controller (MAC); and a crypto engine coupled to the digital circuitry. Single interface and multiple interface schemes are provided to control both PHY and crypto functions. Embodiments are disclosed where the PHY controls the crypto device, and where the crypto device controls the PHY.

摘要翻译： 公开了一种用于在物理层收发器（PHY）中提供链路层安全性的装置。 在一个实施例中，该装置可以包括被配置为与数据传输介质接口的模拟电路，被配置为与介质访问控制器（MAC）接口的数字电路; 以及耦合到数字电路的密码引擎。 提供单接口和多接口方案来控制PHY和加密功能。 公开了实施例，其中PHY控制密码设备，并且其中密码设备控制PHY。

公开(公告)号：US06970921B1

公开(公告)日：2005-11-29

申请号：US09916377

申请日：2001-07-27

申请人： Chi-Lie Wang ,  Li-Jau Yang ,  Kap Soh ,  Chin-Li Mou

发明人： Chi-Lie Wang ,  Li-Jau Yang ,  Kap Soh ,  Chin-Li Mou

IPC分类号： G06F15/177 ,  H04L29/06

CPC分类号： H04L47/10 ,  H04L47/2441 ,  H04L47/245 ,  H04L47/50 ,  H04L47/56 ,  H04L47/6215 ,  H04L47/6285 ,  H04L49/90 ,  H04L49/901 ,  H04L63/0272

摘要： A plurality of virtual paths in a network interface between a host port and a network port are managed according to respective priorities. Thus, multiple levels of quality of service are supported through a single physical network port. Variant processes are applied for handling packets which have been downloaded to a network interface, prior to transmission onto the network. The network interface also includes memory used as a transmit buffer, that stores data packets received from the host computer on the first port, and provides data to the second port for transmission on the network. A control circuit in the network interface manages the memory as a plurality of first-in-first-out FIFO queues having respective priorities. Logic places a packet received from the host processor into one of the plurality of FIFO queues according to a quality of service parameter associated with the packets. Logic transmits the packets in the plurality of FIFO queues according to respective priorities. The transmit packet buffer may be statically or dynamically allocated memory.

摘要翻译： 在主机端口和网络端口之间的网络接口中的多个虚拟路径根据各自的优先级进行管理。 因此，通过单个物理网络端口支持多级服务质量。 在传输到网络之前，应用变体过程来处理已经下载到网络接口的分组。 网络接口还包括用作发送缓冲器的存储器，其将从主计算机接收的数据分组存储在第一端口上，并且向第二端口提供数据以在网络上传输。 网络接口中的控制电路将存储器作为具有各自优先级的多个先进先出FIFO队列进行管理。 根据与分组相关联的服务质量参数，逻辑将从主机处理器接收到的分组放置在多个FIFO队列中的一个中。 逻辑根据各自的优先级传输多个FIFO队列中的分组。 发送分组缓冲器可以是静态或动态分配的存储器。

公开(公告)号：US06327625B1

公开(公告)日：2001-12-04

申请号：US09451395

申请日：1999-11-30

申请人： Chi-Lie Wang ,  Li-Jau Yang ,  Ngo Thanh Ho

发明人： Chi-Lie Wang ,  Li-Jau Yang ,  Ngo Thanh Ho

IPC分类号： G06F1516

CPC分类号： H04L63/0236 ,  H04L47/2441 ,  H04L47/34 ,  H04L47/50 ,  H04L47/624 ,  H04L47/6245

摘要： Support for priority and IP security packets, and other protocols at the network interface level and in conjunction with FIFO-based packet buffers is provided by allowing out of order processing of certain packets in the FIFO. The optimized character of FIFO for sequential transfer is maintained, while particular types of packets are processed out of order to achieve minimum latency and maximum data security in an intelligent network interface card. A buffer stores data packets in an order of receipt. Logic is included in the network interface to transfer packets out of the buffer according to the order of receipt, and according to the respective packet types so that packets having a particular packet type are transferred out of the order of receipt relative to packets having other packet types.

摘要翻译： 通过允许对FIFO中的某些数据包进行故障处理，来支持优先级和IP安全性数据包以及网络接口级别的其他协议以及基于FIFO的数据包缓冲区。 维持用于顺序传输的FIFO的优化特性，同时特定类型的数据包处理不正常，以实现智能网络接口卡中的最小延迟和最大数据安全性。 缓冲器以接收顺序存储数据包。 逻辑包括在网络接口中，以根据接收顺序将数据包从缓冲器传送出去，并根据各自的分组类型，使得具有特定分组类型的分组相对于具有其他分组的分组被传送出接收顺序 类型。

公开(公告)号：US07860120B1

公开(公告)日：2010-12-28

申请号：US09916715

申请日：2001-07-27

申请人： Chi-Lie Wang ,  Li-Jau Yang ,  Kap Soh ,  Chin-Li Mou

发明人： Chi-Lie Wang ,  Li-Jau Yang ,  Kap Soh ,  Chin-Li Mou

IPC分类号： H04L12/56

CPC分类号： H04L49/9052 ,  H04L47/6215 ,  H04L49/9005

摘要： A plurality of virtual paths in a network interface between a host port and a network port are managed according to respective priorities using dynamic buffer allocation. Thus, multiple levels of quality of service are supported through a single physical network port. Variant processes are applied for handling packets which have been downloaded to a network interface, prior to transmission onto the network. The network interface also includes memory used as a transmit buffer, that stores data packets received from the host computer on the first port, and provides data to the second port for transmission on the network. A control circuit in the network interface manages the memory as a plurality of first-in-first-out FIFO queues having respective priorities. Logic places a packet received from the host processor into one of the plurality of FIFO queues according to a quality of service parameter associated with the packets. Logic transmits the packets in the plurality of FIFO queues according to respective priorities. Logic dynamically allocates the memory using a list of buffer descriptors for corresponding buffers in said memory. The list of buffer descriptors comprises a free buffer list and a used buffer list for each of the virtual paths served by the system. A used buffer descriptor is released from the used buffer list, after the data stored in the corresponding used buffer has been transmitted, to the free buffer list for a virtual path which has the largest amount traffic or which has the smallest number of free buffers in its free buffer list.

摘要翻译： 在主机端口和网络端口之间的网络接口中的多个虚拟路径根据各自的优先级使用动态缓冲器分配进行管理。 因此，通过单个物理网络端口支持多级服务质量。 在传输到网络之前，应用变体过程来处理已经下载到网络接口的分组。 网络接口还包括用作发送缓冲器的存储器，其将从主计算机接收的数据分组存储在第一端口上，并且向第二端口提供数据以在网络上传输。 网络接口中的控制电路将存储器作为具有各自优先级的多个先进先出FIFO队列进行管理。 根据与分组相关联的服务质量参数，逻辑将从主机处理器接收到的分组放置在多个FIFO队列中的一个中。 逻辑根据各自的优先级传输多个FIFO队列中的分组。 逻辑使用所述存储器中的相应缓冲器的缓冲器描述符列表动态地分配存储器。 缓冲器描述符的列表包括由系统服务的每个虚拟路径的空闲缓冲器列表和使用的缓冲器列表。 在使用缓冲区列表中释放已使用的缓冲区描述符后，将存储在相应的已用缓冲区中的数据发送到具有最大数量流量或具有最小数量的可用缓冲区的虚拟路径的空闲缓冲区列表中 其免费缓冲列表。