公开(公告)号：US5379255A

公开(公告)日：1995-01-03

申请号：US990564

申请日：1992-12-14

申请人： Pradeep L. Shah

发明人： Pradeep L. Shah

IPC分类号： H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/78 ,  H01L27/10

CPC分类号： H01L27/11556 ,  H01L27/115 ,  H01L29/7883 ,  H01L29/7885

摘要： Memory cell transistors are provided in which pillar structures or column structures (12, 12a, 14, and 14a) are formed at the face of a semiconductor substrate (10). Floating gates (46) and control gates (52) are formed adjacent to the pillar structures or column structures (12, 12a, 14, and 14a). The floating gates (46) and control gates (52) are insulatively disposed by gate oxide layer (42) and insulating layer (50). Source regions (36, 40, and 48) are implanted in the semiconductor substrate (10). Drain regions (38) are also implanted in the pillar structures or column structures (12, 12a, 14 and 14a).

摘要翻译： 提供存储单元晶体管，其中在半导体衬底（10）的表面上形成有柱结构或列结构（12,12a，14和14a）。 浮动门（46）和控制门（52）与柱结构或柱结构（12,12a，14和14a）相邻地形成。 浮栅（46）和控制栅极（52）由栅极氧化物层（42）和绝缘层（50）绝缘地设置。 源区域（36,40和48）被注入到半导体衬底（10）中。 排水区（38）也被注入到柱结构或柱结构（12,12a，14和14a）中。

公开(公告)号：US4101351A

公开(公告)日：1978-07-18

申请号：US742027

申请日：1976-11-15

申请人： Pradeep L. Shah ,  Clyde R. Fuller

发明人： Pradeep L. Shah ,  Clyde R. Fuller

IPC分类号： H01L21/225 ,  H01L31/0216 ,  H01L31/0352

CPC分类号： H01L21/2255 ,  H01L31/02168 ,  H01L31/035281 ,  Y02E10/50 ,  Y10S148/153

摘要： Silicon solar cells may be made from either "P" type substrates with "N" type dopants to form the geometries or with "N" type substrates and "P" type dopants forming the junction. This invention relates to the dopant species employed, the improved method of application and junction formation, formation of insitu anti-reflective coatings, and improved metallization processing for silicon solar cells. The invention does not affect preparation of the silicon substrate prior to diffusion steps, and is applicable both to planar solar cells and to vertical-multijunction cells. This invention discloses an alternate process of junction formation using arsenic as dopant. The process is uniquely different in the fact that it simplifies the number of process steps by using the doped oxide for junction formation, metallization mask and as an anti-reflection surface layer.

摘要翻译： 硅太阳能电池可以由具有“N”型掺杂剂的“P”型衬底制成以形成几何形状，或者形成“N”型衬底和形成结的“P”型掺杂剂。 本发明涉及所使用的掺杂物种类，改进的施加方法和结形成，形成抗蚀涂层，以及改进硅太阳能电池的金属化处理。 本发明不影响扩散步骤之前的硅衬底的制备，并且可应用于平面太阳能电池和垂直多结电池。 本发明公开了使用砷作为掺杂剂的结形成的替代方法。 该方法在通过使用用于结形成的掺杂氧化物，金属化掩模和作为抗反射表面层来简化工艺步骤的数量的事实是唯一不同的。

公开(公告)号：US5365082A

公开(公告)日：1994-11-15

申请号：US954223

申请日：1992-09-30

申请人： Manzur Gill ,  Pradeep L. Shah ,  Dave J. McElroy

发明人： Manzur Gill ,  Pradeep L. Shah ,  Dave J. McElroy

IPC分类号： H01L21/762 ,  H01L21/8247 ,  H01L27/115 ,  H01L27/12 ,  H01L21/302

CPC分类号： H01L27/11521 ,  H01L21/76213 ,  H01L27/115

摘要： A CMOS memory cell array, and a process for making it, that avoids problems caused by LOCOS isolation of cells. Moats are formed by etching away columns of a thick field oxide layer. The moats have two-tiered sidewalls, such that an upper tier is sloped, and a lower tier is more vertical. This approach provides the advantages of sloped sidewalls, but avoids filament problems. After the moats are formed, subsequent fabrication steps may be in accordance with conventional fabrication techniques for CMOS arrays.

摘要翻译： CMOS存储器单元阵列及其制造方法，可以避免由于LOCOS隔离单元引起的问题。 通过蚀刻掉厚场氧化物层的柱形成护壁。 护城河具有双层侧壁，使得上层倾斜，并且较低层更垂直。 这种方法提供了倾斜侧壁的优点，但避免了灯丝问题。 在形成护城河之后，随后的制造步骤可以与CMOS阵列的常规制造技术相一致。

公开(公告)号：US5350706A

公开(公告)日：1994-09-27

申请号：US954368

申请日：1992-09-30

申请人： Dave J. McElroy ,  Manzur Gill ,  Pradeep L. Shah

发明人： Dave J. McElroy ,  Manzur Gill ,  Pradeep L. Shah

IPC分类号： H01L21/8247 ,  H01L27/115 ,  H01L21/70

CPC分类号： H01L27/11521 ,  H01L27/115

摘要： A CMOS memory cell array and a method of forming it, which avoids problems caused by field oxide corner-rounding. A moat pattern defines alternating columns of active areas and field oxide regions. A source line pattern defines rows of source lines. Silicon dopant is implanted in areas not covered by the source line pattern to form buried n+ source lines. The field oxide regions are formed in areas not covered by the moat pattern. Subsequent fabrication steps may be in accordance with conventional CMOS fabrication techniques.

摘要翻译： 一种CMOS存储单元阵列及其形成方法，其避免了由场氧化物四舍五入引起的问题。 护城河模式定义了活动区域和场氧化物区域的交替列。 源线模式定义了源行行。 将硅掺杂剂注入到未被源极线图案覆盖的区域中以形成埋入的n +源极线。 场氧化物区域形成在未被护套图案覆盖的区域中。 随后的制造步骤可以与传统的CMOS制造技术相一致。

公开(公告)号：US5313427A

公开(公告)日：1994-05-17

申请号：US763105

申请日：1991-09-20

申请人： John F. Schreck ,  David J. McElroy ,  Pradeep L. Shah

发明人： John F. Schreck ,  David J. McElroy ,  Pradeep L. Shah

IPC分类号： H01L21/8247 ,  G11C16/02 ,  G11C16/16 ,  H01L27/115 ,  G11C16/06 ,  G11C11/34

CPC分类号： G11C16/16

摘要： A nonvolatile memory has pairs of cells in which each cell includes a control gate, a floating gate and a source/drain diffusion. A first cell in each of the pairs is producible to have one value of floating-gate to diffusion capacitance. A second cell in each of the pairs is producible to have a second value of floating-gate to diffusion capacitance different from the first value. The memory includes a first circuit for applying a first erasing pulse to the control gates and the diffusions of the first cells of the pairs and includes a second circuit for applying a second erasing pulse to the control gates and the diffusions of the second cells of the pairs. The first erasing pulse is adjustable to have a different magnitude than the second erasing pulse in order to narrow the margin of erased threshold voltages and thereby compensate for misalignment.

摘要翻译： 非易失性存储器具有成对的单元，其中每个单元包括控制栅极，浮置栅极和源极/漏极扩散。 每对中的第一个单元可以产生一个浮动栅扩散电容的值。 每对中的第二单元可以产生具有不同于第一值的扩散电容的浮置栅极的第二值。 存储器包括用于将第一擦除脉冲施加到控制栅极的第一电路和对的第一单元的扩散，并且包括用于将第二擦除脉冲施加到控制栅极的第二电路和第二电路的扩散 对。 第一擦除脉冲可调整以具有与第二擦除脉冲不同的幅度，以便缩小擦除阈值电压的余量，从而补偿未对准。

公开(公告)号：US5508544A

公开(公告)日：1996-04-16

申请号：US313482

申请日：1994-09-27

申请人： Pradeep L. Shah

发明人： Pradeep L. Shah

IPC分类号： H01L21/8247 ,  H01L27/115 ,  H01L29/788

CPC分类号： H01L27/11556 ,  H01L27/115 ,  H01L29/7883 ,  H01L29/7885

摘要： Memory cell transistors are provided in which column structures (12a, 14a) are formed at the face of a semiconductor substrate (10). Floating gates (46) and control gates (52) are formed adjacent to the column structures (12a, 14a). The floating gates (46) and control gates (52) are insulatively disposed by gate oxide layer (42) and insulating layer (50). Source regions (36) are implanted in the semiconductor substrate. Drain regions (38) are also implanted in the column structures (12a, 14a).

摘要翻译： 提供存储单元晶体管，其中在半导体衬底（10）的表面处形成有列结构（12a，14a）。 形成与柱结构（12a，14a）相邻的浮动门（46）和控制门（52）。 浮栅（46）和控制栅极（52）由栅极氧化物层（42）和绝缘层（50）绝缘地设置。 源极区（36）被注入到半导体衬底中。 排水区域（38）也被植入列结构（12a，14a）中。

公开(公告)号：US5469383A

公开(公告)日：1995-11-21

申请号：US265349

申请日：1994-06-24

申请人： Dave J. McElroy ,  Manzur Gill ,  Pradeep L. Shah

发明人： Dave J. McElroy ,  Manzur Gill ,  Pradeep L. Shah

IPC分类号： H01L21/8247 ,  H01L27/115 ,  G11C11/34

CPC分类号： H01L27/11521 ,  H01L27/115

摘要： A CMOS memory cell array and a method of forming it, which avoids problems caused by field oxide corner-rounding. A moat pattern defines alternating columns of active areas and field oxide regions. A source line pattern defines rows of source lines. Silicon dopant is implanted in areas not covered by the source line pattern to form buried n+ source lines. The field oxide regions are formed in areas not covered by the moat pattern. Subsequent fabrication steps may be in accordance with conventional CMOS fabrication techniques.

摘要翻译： 一种CMOS存储单元阵列及其形成方法，其避免了由场氧化物四舍五入引起的问题。 护城河模式定义了活动区域和场氧化物区域的交替列。 源线模式定义了源行行。 将硅掺杂剂注入到未被源极线图案覆盖的区域中以形成埋入的n +源极线。 场氧化物区域形成在未被护套图案覆盖的区域中。 随后的制造步骤可以与传统的CMOS制造技术相一致。