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    Process for controlling shallow trench isolation step height
    1.
    发明授权
    Process for controlling shallow trench isolation step height 有权
    控制浅沟槽隔离台阶高度的工艺

    公开(公告)号：US09054025B2

    公开(公告)日：2015-06-09

    申请号：US12478135

    申请日：2009-06-04

    申请人： Su-Chen Lai ,  Kong-Beng Thei ,  Harry Chuang ,  Gary Shen ,  Shun-Jang Liao

    发明人： Su-Chen Lai ,  Kong-Beng Thei ,  Harry Chuang ,  Gary Shen ,  Shun-Jang Liao

    IPC分类号： H01L21/66 ,  H01L21/762

    CPC分类号： H01L22/20 ,  H01L21/76224 ,  H01L22/12

    摘要： A method for fabricating an integrated circuit with improved uniformity among the step heights of isolation regions is disclosed. The method comprises providing a substrate having one or more trenches; filling the one or more trenches; performing a chemical mechanical polishing on the one or more filled trenches, wherein each of the one or more filled trenches comprises a thickness; measuring the thickness of each of the one or more filled trenches; determining, based on the measured thickness of each of the one or more filled trenches, an amount of time to perform an etching process; and performing the etching process for the determined amount of time.

    摘要翻译： 公开了一种用于制造隔离区的台阶高度之间的均匀性提高的集成电路的方法。 该方法包括提供具有一个或多个沟槽的衬底; 填充一个或多个沟槽; 在所述一个或多个填充的沟槽上执行化学机械抛光，其中所述一个或多个填充的沟槽中的每一个包括厚度; 测量所述一个或多个填充沟槽中的每一个的厚度; 基于所测量的一个或多个填充的沟槽中的每一个的厚度来确定进行蚀刻处理的时间量; 并对所确定的时间量进行蚀刻处理。

    NOVEL PROCESS FOR CONTROLLING SHALLOW TRENCH ISOLATION STEP HEIGHT
    2.
    发明申请
    NOVEL PROCESS FOR CONTROLLING SHALLOW TRENCH ISOLATION STEP HEIGHT 有权
    用于控制SHALLOW TRENCH隔离步骤高度的新方法

    公开(公告)号：US20100112732A1

    公开(公告)日：2010-05-06

    申请号：US12478135

    申请日：2009-06-04

    申请人： Su-Chen Lai ,  Kong-Beng Thei ,  Harry Chuang ,  Gary Shen ,  Shun-Jang Liao

    发明人： Su-Chen Lai ,  Kong-Beng Thei ,  Harry Chuang ,  Gary Shen ,  Shun-Jang Liao

    IPC分类号： H01L21/66

    CPC分类号： H01L22/20 ,  H01L21/76224 ,  H01L22/12

    摘要： A method for fabricating an integrated circuit with improved uniformity among the step heights of isolation regions is disclosed. The method comprises providing a substrate having one or more trenches; filling the one or more trenches; performing a chemical mechanical polishing on the one or more filled trenches, wherein each of the one or more filled trenches comprises a thickness; measuring the thickness of each of the one or more filled trenches; determining, based on the measured thickness of each of the one or more filled trenches, an amount of time to perform an etching process; and performing the etching process for the determined amount of time.

    摘要翻译： 公开了一种用于制造隔离区的台阶高度之间的均匀性提高的集成电路的方法。 该方法包括提供具有一个或多个沟槽的衬底; 填充一个或多个沟槽; 在所述一个或多个填充的沟槽上执行化学机械抛光，其中所述一个或多个填充的沟槽中的每一个包括厚度; 测量所述一个或多个填充沟槽中的每一个的厚度; 基于所测量的一个或多个填充的沟槽中的每一个的厚度来确定进行蚀刻处理的时间量; 并对所确定的时间量进行蚀刻处理。

    HIGH-K METAL GATE STRUCTURE FABRICATION METHOD INCLUDING HARD MASK
    7.
    发明申请
    HIGH-K METAL GATE STRUCTURE FABRICATION METHOD INCLUDING HARD MASK 有权
    高K金属结构制造方法，包括硬掩模

    公开(公告)号：US20100062577A1

    公开(公告)日：2010-03-11

    申请号：US12270466

    申请日：2008-11-13

    申请人： Shun-Jang Liao ,  Sheng-Chen Chung ,  Kong-Beng Thei ,  Harry Chuang

    发明人： Shun-Jang Liao ,  Sheng-Chen Chung ,  Kong-Beng Thei ,  Harry Chuang

    IPC分类号： H01L21/28 ,  H01L21/336

    CPC分类号： H01L21/823412 ,  H01L21/823418 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/4966 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/7834 ,  H01L29/7848

    摘要： Provided is a method of fabricating a semiconductor device including a high-k metal gate structure. A substrate is provided including a dummy gate structure (e.g., a sacrificial polysilicon gate), a first and second hard mask layer overlie the dummy gate structure. In one embodiment, a strained region is formed on the substrate. After forming the strained region, the second hard mask layer may be removed. A source/drain region may be formed. An ILD layer is then formed on the substrate. A CMP process may planarize the ILD layer using the first hard mask layer as a stop layer. The CMP process may be continued to remove the first hard mask layer. The dummy gate structure is then removed and a metal gate provided.

    摘要翻译： 提供一种制造包括高k金属栅极结构的半导体器件的方法。 提供了包括伪栅极结构（例如，牺牲多晶硅栅极），覆盖在虚拟栅极结构上的第一和第二硬掩模层的衬底。 在一个实施例中，在基底上形成应变区域。 形成应变区后，可以除去第二硬掩模层。 可以形成源极/漏极区域。 然后在衬底上形成ILD层。 CMP工艺可以使用第一硬掩模层作为停止层来平坦化ILD层。 CMP工艺可以继续去除第一硬掩模层。 然后去除虚拟栅极结构并提供金属栅极。

    High-K metal gate structure fabrication method including hard mask
    8.
    发明授权
    High-K metal gate structure fabrication method including hard mask 有权
    高K金属栅极结构制造方法包括硬掩模

    公开(公告)号：US08008145B2

    公开(公告)日：2011-08-30

    申请号：US12270466

    申请日：2008-11-13

    申请人： Shun-Jang Liao ,  Sheng-Chen Chung ,  Kong-Beng Thei ,  Harry Chuang

    发明人： Shun-Jang Liao ,  Sheng-Chen Chung ,  Kong-Beng Thei ,  Harry Chuang

    IPC分类号： H01L21/8238

    CPC分类号： H01L21/823412 ,  H01L21/823418 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/4966 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/7834 ,  H01L29/7848

    摘要： Provided is a method of fabricating a semiconductor device including a high-k metal gate structure. A substrate is provided including a dummy gate structure (e.g., a sacrificial polysilicon gate), a first and second hard mask layer overlie the dummy gate structure. In one embodiment, a strained region is formed on the substrate. After forming the strained region, the second hard mask layer may be removed. A source/drain region may be formed. An ILD layer is then formed on the substrate. A CMP process may planarize the ILD layer using the first hard mask layer as a stop layer. The CMP process may be continued to remove the first hard mask layer. The dummy gate structure is then removed and a metal gate provided.

    摘要翻译： 提供一种制造包括高k金属栅极结构的半导体器件的方法。 提供了包括伪栅极结构（例如，牺牲多晶硅栅极），覆盖在虚拟栅极结构上的第一和第二硬掩模层的衬底。 在一个实施例中，在基底上形成应变区域。 形成应变区后，可以除去第二硬掩模层。 可以形成源极/漏极区域。 然后在衬底上形成ILD层。 CMP工艺可以使用第一硬掩模层作为停止层来平坦化ILD层。 CMP工艺可以继续去除第一硬掩模层。 然后去除虚拟栅极结构并提供金属栅极。