公开(公告)号：US20080320327A1

公开(公告)日：2008-12-25

申请号：US12230242

申请日：2008-08-26

申请人： Tomoyuki OKAWA ,  Kuniki MORITA

发明人： Tomoyuki OKAWA ,  Kuniki MORITA

IPC分类号： G06F11/07

CPC分类号： G06F12/126 ,  G06F2212/1032

摘要： A degeneration control device that controls degeneration of a cache having a plurality of ways based on an error that occurs in response to an access request, includes a cache line degeneration information memory unit, which stores cache line degeneration information that indicates whether a cache line constituting each of the plurality of ways is degenerated, and a degeneration control unit, which writes, when an error that occurs in response to the access request causes a predetermined condition to be met, cache line degeneration information that indicates a predetermined cache line where the error occurs is degenerated in the cache line degeneration information memory unit.

摘要翻译： 一种退化控制装置，其基于响应于访问请求而发生的错误，控制具有多路的高速缓存的退化，包括高速缓存行退化信息存储单元，其存储高速缓存行退化信息，该高速缓存行退化信息指示构成 多个方法中的每一个都被退化，并且退化控制单元当响应于访问请求而发生的错误导致满足预定条件时，写入指示预定高速缓存行的高速缓存行退化信息，其中错误 发生在高速缓存行退化信息存储单元中退化。

公开(公告)号：US07428617B2

公开(公告)日：2008-09-23

申请号：US10998561

申请日：2004-11-30

申请人： Tomoyuki Okawa ,  Kumiko Endo ,  Hiroyuki Kojima ,  Masaki Ukai

发明人： Tomoyuki Okawa ,  Kumiko Endo ,  Hiroyuki Kojima ,  Masaki Ukai

IPC分类号： G06F12/00

CPC分类号： G06F12/1045 ,  G06F12/0897

摘要： A cache memory includes a first-level cache-memory unit that stores data; a second-level cache-memory unit that stores data that is same as the data stored in the first-level cache-memory unit; a storage unit that stores a part of information relating to the first-level cache-memory unit; and a coherence maintaining unit that maintains cache-coherence between the first-level cache-memory unit and the second-level cache-memory unit based on information stored in the storage unit.

摘要翻译： 缓存存储器包括存储数据的第一级高速缓冲存储器单元; 存储与存储在第一级高速缓冲存储器单元中的数据相同的数据的二级缓存存储单元; 存储单元，其存储与所述一级高速缓冲存储器单元相关的信息的一部分; 以及相干维持单元，其基于存储在所述存储单元中的信息来维持所述第一级高速缓冲存储器单元与所述第二级高速缓冲存储器单元之间的高速缓存相干性。

公开(公告)号：US07366820B2

公开(公告)日：2008-04-29

申请号：US10999065

申请日：2004-11-30

申请人： Mie Tonosaki ,  Tomoyuki Okawa

发明人： Mie Tonosaki ,  Tomoyuki Okawa

IPC分类号： G06F12/06 ,  G11C7/10 ,  G11C7/22 ,  G11C11/4195 ,  G11C11/4197

CPC分类号： G11C7/1087 ,  G06F12/0846 ,  G06F12/0864 ,  G06F2212/1028 ,  G11C7/1039 ,  G11C7/1078 ,  Y02D10/13

摘要： A circuit for driving and controlling a second cache that is incorporated in a processor and comprises a plurality of RAM. The circuit comprises a second-cache control unit 1A and a chip-enable control unit 61. The second-cache control unit 1A receives an access request for an access to the second cache and designates some of the RAMs, which need not operate, in accordance with the type or address of the access request, or both. The chip-enable control unit 61 outputs an intra-macro stop-instructing signal to the RAMs that have been designated by the second-cache control unit 1A.

摘要翻译： 一种用于驱动和控制并入处理器中并包括多个RAM的第二高速缓存的电路。 电路包括第二高速缓存控制单元1A和芯片使能控制单元61。 第二高速缓存控制单元1A接收对第二高速缓存的访问的访问请求，并且根据访问请求的类型或地址或两者来指定不需要操作的一些RAM。 芯片使能控制单元61向由第二高速缓存控制单元1A指定的RAM输出宏指令内停止指示信号。

公开(公告)号：US08060698B2

公开(公告)日：2011-11-15

申请号：US12219080

申请日：2008-07-15

申请人： Souta Kusachi ,  Kuniki Morita ,  Masaki Ukai ,  Tomoyuki Okawa

发明人： Souta Kusachi ,  Kuniki Morita ,  Masaki Ukai ,  Tomoyuki Okawa

IPC分类号： G06F12/00 ,  G06F12/16

CPC分类号： G06F12/0846 ,  G06F11/1064 ,  G06F12/0864

摘要： A cache controller controls at least one cache. The cache includes ways including a plurality of blocks that stores therein entry data. A writing unit writes degradation data to a failed block. The degradation data indicates that the failed block is in a degradation state. A reading unit reads entry data from a block. A determining unit determines, if the entry data obtained by the reading unit includes the degradation data, that the block is in the degradation state.

摘要翻译： 缓存控制器控制至少一个缓存。 缓存包括包括存储入口数据的多个块的方式。 写入单元将劣化数据写入故障块。 劣化数据表明故障块处于劣化状态。 读取单元从块读取条目数据。 确定单元确定由读取单元获得的输入数据是否包括劣化数据，判定该块处于退化状态。

公开(公告)号：US20080301372A1

公开(公告)日：2008-12-04

申请号：US12222056

申请日：2008-07-31

申请人： Hiroyuki Kojima ,  Tomoyuki Okawa

发明人： Hiroyuki Kojima ,  Tomoyuki Okawa

IPC分类号： G06F12/08

CPC分类号： G06F12/128 ,  G06F12/122

摘要： A memory access control apparatus includes an MIB for storing information on a plurality of requests and processing the requests in parallel. Upon receipt of a memory access request, the MIB selects a request for a data block to be processed corresponding to the same set of a data block to be processed in response to the memory access request, and outputs a WAY assigned to the selected request to a replace-WAY selecting unit. The replace-WAY selecting unit excludes the WAY output from the MIB, and selects a WAY to be assigned to the memory access request based on a predetermined algorithm.

摘要翻译： 存储器访问控制装置包括用于存储关于多个请求的信息并且并行处理请求的MIB。 在接收到存储器访问请求时，MIB响应于存储器访问请求而选择要处理对应于要处理的数据块的相同组的要处理的数据块的请求，并且将分配给所选择的请求的WAY输出到 替换WAY选择单元。 替换WAY选择单元从MIB排除WAY输出，并且基于预定算法选择要分配给存储器访问请求的WAY。

公开(公告)号：US20080162818A1

公开(公告)日：2008-07-03

申请号：US11980386

申请日：2007-10-31

申请人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Hideki Sakata ,  Masaki Ukai

发明人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Hideki Sakata ,  Masaki Ukai

IPC分类号： G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/0811

摘要： A cache-memory control apparatus controls a level-1 (L1) cache and a level-2 (L2) cache having a cache line divided into a plurality of sub-lines for storing data from the L1 cache. The cache-memory control apparatus includes a control-flag adding unit, an L1 cache control unit, and an L2 cache control unit. The control-flag adding unit provides an SP flag to each of the sub-lines. The L1-cache control unit acquires an access virtual address, and, when there is no data at the access virtual address, outputs an L2 cache-access address to the L2-cache control unit. The L2-cache control unit switches the SP flag based on a virtual page number in an L1 index and a physical page number in an L2 index. Based on the SP flag, corresponding one of the sub-lines is written back to the L1 cache.

摘要翻译： 高速缓冲存储器控制装置控制一级（L1）高速缓存和二级（L2）高速缓存，该缓存具有被划分成用于存储来自L1高速缓存的数据的多条子行的高速缓存行。 高速缓冲存储器控制装置包括控制标志添加单元，L1高速缓存控制单元和L2高速缓存控制单元。 控制标志添加单元向每个子线提供SP标志。 L1高速缓存控制单元获取访问虚拟地址，并且当在访问虚拟地址处没有数据时，向L2高速缓存控制单元输出L2高速缓存访​​问地址。 L2缓存控制单元基于L1索引中的虚拟页号和L2索引中的物理页号来切换SP标志。 基于SP标志，相应的一条子行被写回到L1高速缓存。

公开(公告)号：US20110151969A1

公开(公告)日：2011-06-23

申请号：US13060486

申请日：2009-06-22

申请人： Kaori Kobayashi ,  Tomoyuki Okawa ,  Hideya Takahashi

发明人： Kaori Kobayashi ,  Tomoyuki Okawa ,  Hideya Takahashi

IPC分类号： A63F13/12

CPC分类号： A63F13/79 ,  A63F13/12 ,  A63F13/95 ,  A63F2300/5546 ,  G06F21/10 ,  G07F17/32 ,  G07F17/3227 ,  G07F17/323

摘要： By assigning presentation process information, which is used for changing a game screen or a game sound to a game screen or a game sound that is different from an ordinary game screen or game sound, to a player through an external storage medium when a predetermined condition is satisfied, a network game system and a client game device capable of increasing the attraction and strengthening the friendship between players are provided. In a network game system including game devices each including a unit that reads out a player ID from an external storage medium and a server terminal that is communicably connected to the game devices through a network, presentation process information used for performing a game presentation associated with a game presentation ID at the time of performing a game is stored in a managing section, the game presentation ID set to be used in the external storage medium based on the player ID is stored in the managing section in association with the player ID, and, when a predetermined condition is satisfied, information on the use permission setting of the game presentation ID that is stored in the managing section is updated.

摘要翻译： 通过在预定条件下通过外部存储介质，将用于将游戏画面或游戏声音改变为游戏画面的演示处理信息或与普通游戏画面或游戏声音不同的游戏声音分配给玩家 提供了能够增加吸引力并增强玩家之间的友谊的网络游戏系统和客户端游戏装置。 在包括游戏装置的网络游戏系统中，每个包括从外部存储介质读出玩家ID的单元和通过网络可通信地连接到游戏装置的服务器终端的游戏装置，用于执行与 在执行游戏时的游戏呈现ID被存储在管理部分中，基于玩家ID将设置为在外部存储介质中使用的游戏呈现ID与玩家ID相关联地存储在管理部分中，以及 当满足预定条件时，更新存储在管理部分中的游戏演示ID的使用许可设置的信息。

公开(公告)号：US08540578B2

公开(公告)日：2013-09-24

申请号：US13060486

申请日：2009-06-22

申请人： Kaori Kobayashi ,  Tomoyuki Okawa ,  Hideya Takahashi

发明人： Kaori Kobayashi ,  Tomoyuki Okawa ,  Hideya Takahashi

IPC分类号： A63F13/12

CPC分类号： A63F13/79 ,  A63F13/12 ,  A63F13/95 ,  A63F2300/5546 ,  G06F21/10 ,  G07F17/32 ,  G07F17/3227 ,  G07F17/323

摘要： A network game system and a client game device increase the attraction and strengthening of friendships between players. The network game system includes game devices, each of which includes a unit that reads out a player ID from an external storage medium, and a server terminal that is communicably connected to the game devices through a network. Presentation process information is used for performing a game presentation associated with a game presentation ID at the time of performing a game and is stored in a managing section. The game presentation ID is set to be used in the external storage medium based on the player ID and is stored in the managing section in association with the player ID. When a predetermined condition is satisfied, information on the use permission setting of the game presentation ID that is stored in the managing section is updated.

摘要翻译： 网络游戏系统和客户端游戏机增加了玩家之间的吸引力和加强友谊。 网络游戏系统包括游戏装置，每个游戏装置包括从外部存储介质读出玩家ID的单元和通过网络可通信地连接到游戏装置的服务器终端。 呈现处理信息用于在执行游戏时执行与游戏呈现ID相关联的游戏呈现，并被存储在管理部分中。 游戏呈现ID被设定为根据玩家ID在外部存储介质中使用，并且与玩家ID相关联地存储在管理部分中。 当满足预定条件时，更新存储在管理部分中的游戏呈现ID的使用许可设置的信息。

公开(公告)号：US08006139B2

公开(公告)日：2011-08-23

申请号：US12230242

申请日：2008-08-26

申请人： Tomoyuki Okawa ,  Kuniki Morita

发明人： Tomoyuki Okawa ,  Kuniki Morita

IPC分类号： G06F11/00

CPC分类号： G06F12/126 ,  G06F2212/1032

摘要： A degeneration control device that controls degeneration of a cache having a plurality of ways based on an error that occurs in response to an access request, includes a cache line degeneration information memory unit, which stores cache line degeneration information that indicates whether a cache line constituting each of the plurality of ways is degenerated, and a degeneration control unit, which writes, when an error that occurs in response to the access request causes a predetermined condition to be met, cache line degeneration information that indicates a predetermined cache line where the error occurs is degenerated in the cache line degeneration information memory unit.

摘要翻译： 一种退化控制装置，其基于响应于访问请求而发生的错误，控制具有多路的高速缓存的退化，包括高速缓存行退化信息存储单元，其存储高速缓存行退化信息，该高速缓存行退化信息指示构成 多个方法中的每一个都被退化，并且退化控制单元当响应于访问请求而发生的错误导致满足预定条件时，写入指示预定高速缓存行的高速缓存行退化信息，其中错误 发生在高速缓存行退化信息存储单元中退化。

公开(公告)号：US07743215B2

公开(公告)日：2010-06-22

申请号：US11980386

申请日：2007-10-31

申请人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Hideki Sakata ,  Masaki Ukai

发明人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Hideki Sakata ,  Masaki Ukai

IPC分类号： G06F12/00

CPC分类号： G06F12/0897 ,  G06F12/0811

摘要： A cache-memory control apparatus controls a level-1 (L1) cache and a level-2 (L2) cache having a cache line divided into a plurality of sub-lines for storing data from the L1 cache. The cache-memory control apparatus includes a control-flag adding unit, an L1 cache control unit, and an L2 cache control unit. The control-flag adding unit provides an SP flag to each of the sub-lines. The L1-cache control unit acquires an access virtual address, and, when there is no data at the access virtual address, outputs an L2 cache-access address to the L2-cache control unit. The L2-cache control unit switches the SP flag based on a virtual page number in an L1 index and a physical page number in an L2 index. Based on the SP flag, corresponding one of the sub-lines is written back to the L1 cache.

摘要翻译： 高速缓冲存储器控制装置控制一级（L1）高速缓存和二级（L2）高速缓存，该缓存具有被划分成用于存储来自L1高速缓存的数据的多条子行的高速缓存行。 高速缓冲存储器控制装置包括控制标志添加单元，L1高速缓存控制单元和L2高速缓存控制单元。 控制标志添加单元向每个子线提供SP标志。 L1高速缓存控制单元获取访问虚拟地址，并且当在访问虚拟地址处没有数据时，向L2高速缓存控制单元输出L2高速缓存访​​问地址。 L2缓存控制单元基于L1索引中的虚拟页号和L2索引中的物理页号来切换SP标志。 基于SP标志，相应的一条子行被写回到L1高速缓存。