公开(公告)号：US20130262826A1

公开(公告)日：2013-10-03

申请号：US13991619

申请日：2011-10-06

申请人： Alexander Gendler ,  Larisa Novakovsky ,  George Leifman ,  Dana Rip

发明人： Alexander Gendler ,  Larisa Novakovsky ,  George Leifman ,  Dana Rip

IPC分类号： G06F9/38

CPC分类号： G06F9/3802 ,  G06F12/0862

摘要： An apparatus and method are described for performing history-based prefetching. For example a method according to one embodiment comprises: determining if a previous access signature exists in memory for a memory page associated with a current stream; if the previous access signature exists, reading the previous access signature from memory; and issuing prefetch operations using the previous access signature.

摘要翻译： 描述了用于执行基于历史的预取的装置和方法。 例如，根据一个实施例的方法包括：确定存储器中是否存在与当前流相关联的存储器页面的先前访问签名; 如果存在先前的访问签名，则从存储器读取先前的访问签名; 并使用先前的访问签名发出预取操作。

公开(公告)号：US20140380081A1

公开(公告)日：2014-12-25

申请号：US13925986

申请日：2013-06-25

申请人： Alexander Gendler ,  Efraim Rotem ,  Julius Mandelblat ,  Alexander Lyakhov ,  Larisa Novakovsky ,  George Leifman ,  Lev Makovsky ,  Ariel Sabba ,  Niv Tokman

发明人： Alexander Gendler ,  Efraim Rotem ,  Julius Mandelblat ,  Alexander Lyakhov ,  Larisa Novakovsky ,  George Leifman ,  Lev Makovsky ,  Ariel Sabba ,  Niv Tokman

IPC分类号： G06F1/08

CPC分类号： G06F1/08 ,  G06F1/04 ,  G06F1/32

摘要： In an embodiment, a processor includes a core to execute instructions, where the core includes a clock generation logic to receive and distribute a first clock signal to a plurality of units of the core, a restriction logic to receive a restriction command and to reduce delivery of the first clock signal to at least one of the plurality of units. The restriction logic may cause the first clock signal to be distributed to the plurality of units at a lower frequency than a frequency of the first clock signal. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括用于执行指令的核心，其中核心包括时钟生成逻辑，用于接收和分配第一时钟信号到核心的多个单元，用于接收限制命令并减少传送的限制逻辑 的第一时钟信号发送到多个单元中的至少一个。 限制逻辑可以使得第一时钟信号以比第一时钟信号的频率低的频率被分配到多个单元。 描述和要求保护其他实施例。

公开(公告)号：US20150033051A1

公开(公告)日：2015-01-29

申请号：US13951646

申请日：2013-07-26

申请人： Alexander Gendler ,  George Leifman

发明人： Alexander Gendler ,  George Leifman

IPC分类号： G06F1/32 ,  G06F1/10

CPC分类号： G06F1/3206 ,  G06F1/08 ,  G06F1/10 ,  G06F1/3225 ,  G06F11/3024 ,  G06F11/34 ,  G06F11/3433 ,  G06F12/0811 ,  G06F12/084 ,  G06F2212/1028 ,  Y02D10/13

摘要： In an embodiment, a processor has a core to execute instructions which includes a first cache memory, a clock generation logic to receive and distribute a first clock signal to a plurality of units of the core, and a core activity monitor logic to monitor activity of the core and, responsive to a miss in the first cache memory, to send a first restriction command to cause the clock generation logic to reduce delivery of the first clock signal to at least one of the units to a first frequency less than a frequency of the first clock signal. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器具有执行指令的核心，该指令包括第一高速缓存存储器，用于接收和分配第一时钟信号到第一时钟信号到核心的多个单元的时钟生成逻辑，以及用于监视活动的核心活动监视器逻辑 所述核心并且响应于所述第一高速缓冲存储器中的未命中，发送第一限制命令以使所述时钟产生逻辑将所述第一时钟信号的传送减少到所述至少一个所述单元的第一频率小于 第一个时钟信号。 描述和要求保护其他实施例。

公开(公告)号：US20160179545A1

公开(公告)日：2016-06-23

申请号：US14581268

申请日：2014-12-23

申请人： Kamil Garifullin ,  Stanislav Shwartsman ,  Lihu Rappoport ,  Zeev Sperber ,  Pavel I. Kryukov ,  Andrey Kluchnikov ,  Igor Yanover ,  George Leifman ,  Alex Gerber ,  Jared W. Stark

发明人： Kamil Garifullin ,  Stanislav Shwartsman ,  Lihu Rappoport ,  Zeev Sperber ,  Pavel I. Kryukov ,  Andrey Kluchnikov ,  Igor Yanover ,  George Leifman ,  Alex Gerber ,  Jared W. Stark

IPC分类号： G06F9/38

CPC分类号： G06F9/384 ,  G06F9/30043 ,  G06F9/30101 ,  G06F9/30116 ,  G06F9/3802 ,  G06F9/3824 ,  G06F9/3826 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3891

摘要： A processor includes a core, a memory subsystem, a predictor module, and a memory rename module. The predictor module may include a first logic to identify a dependency between a store instruction and a load instruction, and a second logic to assign a memory renaming (MRN) register to the store instruction and the load instruction based on the identified dependency. Further, the memory rename module may include a third logic to copy, based on the assigned MRN register, information in a first logical register associated with the store instruction directly to a second logical register associated with the load instruction.

摘要翻译： 处理器包括核心，存储器子系统，预测器模块和存储器重命名模块。 预测器模块可以包括用于识别存储指令和加载指令之间的依赖性的第一逻辑，以及基于所识别的依赖关系将存储器重命名（MRN）寄存器分配给存储指令和加载指令的第二逻辑。 此外，存储器重命名模块可以包括第三逻辑，用于基于所分配的MRN寄存器将与存储指令相关联的第一逻辑寄存器中的信息直接复制到与加载指令相关联的第二逻辑寄存器。

公开(公告)号：US20070132757A1

公开(公告)日：2007-06-14

申请号：US11434585

申请日：2006-05-16

申请人： Tal Hassner ,  Lihi Zelnik-Manor ,  Ronen Basri ,  George Leifman

发明人： Tal Hassner ,  Lihi Zelnik-Manor ,  Ronen Basri ,  George Leifman

IPC分类号： G06T17/00

CPC分类号： G06T17/20 ,  G06T19/20 ,  G06T2219/2004 ,  G06T2219/2008

摘要： A method includes combining at least two 3-D models, given the positions of the models and constraint areas of the models that should not be changed by the combination. The combining includes generating a weighted graph representation of the models at least in a transition volume and including at least a portion of the constraint areas and finding a minimum cut which separates the weighted graph into two cut graphs representing cut versions of the models.

摘要翻译： 一种方法包括组合至少两个3-D模型，给定模型的位置和不应该被组合改变的模型的约束区域。 组合包括至少在过渡体积中生成模型的加权图表示，并且包括约束区域的至少一部分，并且找到将加权图分离成表示模型的切割版本的两个切割图的最小切割。