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    ULTRA-THIN SOI CMOS WITH RAISED EPITAXIAL SOURCE AND DRAIN AND EMBEDDED SIGE PFET EXTENSION
    1.
    发明申请
    ULTRA-THIN SOI CMOS WITH RAISED EPITAXIAL SOURCE AND DRAIN AND EMBEDDED SIGE PFET EXTENSION 有权
    具有增加的外延源和漏极和嵌入式信号扩展的超薄SOI CMOS

    公开(公告)号：US20110165739A1

    公开(公告)日：2011-07-07

    申请号：US13052702

    申请日：2011-03-21

    申请人： Amlan Majumdar ,  Gen Pei ,  Zhibin Ren ,  Dinkar Singh ,  Jeffrey W. Sleight

    发明人： Amlan Majumdar ,  Gen Pei ,  Zhibin Ren ,  Dinkar Singh ,  Jeffrey W. Sleight

    IPC分类号： H01L21/336

    CPC分类号： H01L21/84 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L27/1203 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7848

    摘要： A method for improving channel carrier mobility in ultra-thin Silicon-on-oxide (UTSOI) FET devices by integrating an embedded pFET SiGe extension with raised source/drain regions. The method includes selectively growing embedded SiGe (eSiGe) extensions in pFET regions and forming strain-free raised Si or SiGe source/drain (RSD) regions on CMOS. The eSiGe extension regions enhance hole mobility in the pFET channels and reduce resistance in the pFET extensions. The strain-free raised source/drain regions reduce contact resistance in both UTSOI pFETs and nFETs.

    摘要翻译： 通过将嵌入的pFET SiGe扩展与升高的源极/漏极区域集成来提高超薄硅上氧化物（UTSOI）FET器件中的沟道载流子迁移率的方法。 该方法包括选择性地生长pFET区域中的嵌入式SiGe（eSiGe）扩展，并在CMOS上形成无应力的升高的Si或SiGe源极/漏极（RSD）区域。 eSiGe延伸区增强了pFET通道中的空穴迁移率，并降低了pFET延伸中的电阻。 无应变的升高的源极/漏极区域减小了两个UTSOI pFET和nFET中的接触电阻。

    Ultra-thin SOI CMOS with raised epitaxial source and drain and embedded SiGe PFET extension
    2.
    发明授权
    Ultra-thin SOI CMOS with raised epitaxial source and drain and embedded SiGe PFET extension 有权
    具有凸起的外延源和漏极和嵌入式SiGe PFET扩展的超薄SOI CMOS

    公开(公告)号：US08012820B2

    公开(公告)日：2011-09-06

    申请号：US13052702

    申请日：2011-03-21

    申请人： Amlan Majumdar ,  Gen Pei ,  Zhibin Ren ,  Dinkar Singh ,  Jeffrey W. Sleight

    发明人： Amlan Majumdar ,  Gen Pei ,  Zhibin Ren ,  Dinkar Singh ,  Jeffrey W. Sleight

    IPC分类号： H01L21/8238

    CPC分类号： H01L21/84 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L27/1203 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7848

    摘要： A method for improving channel carrier mobility in ultra-thin Silicon-on-oxide (UTSOI) FET devices by integrating an embedded pFET SiGe extension with raised source/drain regions. The method includes selectively growing embedded SiGe (eSiGe) extensions in pFET regions and forming strain-free raised Si or SiGe source/drain (RSD) regions on CMOS. The eSiGe extension regions enhance hole mobility in the pFET channels and reduce resistance in the pFET extensions. The strain-free raised source/drain regions reduce contact resistance in both UTSOI pFETs and nFETs.

    摘要翻译： 通过将嵌入的pFET SiGe扩展与升高的源极/漏极区域集成来提高超薄硅上氧化物（UTSOI）FET器件中的沟道载流子迁移率的方法。 该方法包括选择性地生长pFET区域中的嵌入式SiGe（eSiGe）扩展，并在CMOS上形成无应力的升高的Si或SiGe源极/漏极（RSD）区域。 eSiGe延伸区增强了pFET通道中的空穴迁移率，并降低了pFET延伸中的电阻。 无应变的升高的源极/漏极区域减小了两个UTSOI pFET和nFET中的接触电阻。

    ULTRA-THIN SOI CMOS WITH RAISED EPITAXIAL SOURCE AND DRAIN AND EMBEDDED SIGE PFET EXTENSION
    4.
    发明申请
    ULTRA-THIN SOI CMOS WITH RAISED EPITAXIAL SOURCE AND DRAIN AND EMBEDDED SIGE PFET EXTENSION 审中-公开
    具有增加的外延源和漏极和嵌入式信号扩展的超薄SOI CMOS

    公开(公告)号：US20080217686A1

    公开(公告)日：2008-09-11

    申请号：US11684122

    申请日：2007-03-09

    申请人： Amlan Majumdar ,  Gen Pei ,  Zhibin Ren ,  Dinkar Singh ,  Jeffrey W. Sleight

    发明人： Amlan Majumdar ,  Gen Pei ,  Zhibin Ren ,  Dinkar Singh ,  Jeffrey W. Sleight

    IPC分类号： H01L21/8238

    CPC分类号： H01L21/84 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L27/1203 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7848

    摘要： A method for improving channel carrier mobility in ultra-thin Silicon-on-oxide (UTSOI) FET devices by integrating an embedded pFET SiGe extension with raised source/drain regions. The method includes selectively growing embedded SiGe (eSiGe) extensions in pFET regions and forming strain-free raised Si or SiGe source/drain (RSD) regions on CMOS. The eSiGe extension regions enhance hole mobility in the pFET channels and reduce resistance in the pFET extensions. The strain-free raised source/drain regions reduce contact resistance in both UTSOI pFETs and nFETs.

    摘要翻译： 通过将嵌入的pFET SiGe扩展与升高的源极/漏极区域集成来提高超薄硅上氧化物（UTSOI）FET器件中的沟道载流子迁移率的方法。 该方法包括选择性地生长pFET区域中的嵌入式SiGe（eSiGe）扩展，并在CMOS上形成无应力的升高的Si或SiGe源极/漏极（RSD）区域。 eSiGe延伸区增强了pFET通道中的空穴迁移率，并降低了pFET延伸中的电阻。 无应变的升高的源极/漏极区域减小了两个UTSOI pFET和nFET中的接触电阻。

    Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
    7.
    发明授权
    Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method 有权
    在SOI或体硅衬底上制造超陡逆行阱MOSFET的方法，以及根据该方法制造的器件

    公开(公告)号：US08329564B2

    公开(公告)日：2012-12-11

    申请号：US11925069

    申请日：2007-10-26

    申请人： Jin Cai ,  Amlan Majumdar ,  Tak H. Ning ,  Zhibin Ren

    发明人： Jin Cai ,  Amlan Majumdar ,  Tak H. Ning ,  Zhibin Ren

    IPC分类号： H01L21/20

    CPC分类号： H01L29/1083 ,  H01L21/28052 ,  H01L21/28088 ,  H01L21/28247 ,  H01L29/165 ,  H01L29/4933 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

    摘要： A method is provided to fabricate a semiconductor device, where the method includes providing a substrate comprised of crystalline silicon; implanting a ground plane in the crystalline silicon so as to be adjacent to a surface of the substrate, the ground plane being implanted to exhibit a desired super-steep retrograde well (SSRW) implant doping profile; annealing implant damage using a substantially diffusionless thermal annealing to maintain the desired super-steep retrograde well implant doping profile in the crystalline silicon and, prior to performing a shallow trench isolation process, depositing a silicon cap layer over the surface of the substrate. The substrate may be a bulk Si substrate or a Si-on-insulator substrate. The method accommodates the use of an oxynitride gate stack structure or a high dielectric constant oxide/metal (high-K/metal) gate stack structure. The various thermal processes used during fabrication are selected/controlled so as to maintain the desired super-steep retrograde well implant doping profile in the crystalline silicon.

    摘要翻译： 提供了一种制造半导体器件的方法，其中该方法包括提供由晶体硅构成的衬底; 在晶体硅中注入接地平面以与衬底的表面相邻，所述接地平面被植入以呈现期望的超陡逆向阱（SSRW）注入掺杂分布; 使用基本上无扩散的热退火来退火植入物损伤，以在晶体硅中保持期望的超陡逆向阱注入掺杂分布，并且在执行浅沟槽隔离工艺之前，在衬底的表面上沉积硅帽层。 衬底可以是体积Si衬底或绝缘体上硅衬底。 该方法适应于使用氧氮化物栅叠层结构或高介电常数氧化物/金属（高K /金属）栅叠层结构。 选择/控制在制造期间使用的各种热处理，以便在晶体硅中保持期望的超陡逆向阱注入掺杂分布。

    Metal-Gated MOSFET Devices Having Scaled Gate Stack Thickness
    10.
    发明申请
    Metal-Gated MOSFET Devices Having Scaled Gate Stack Thickness 有权
    具有栅极堆叠厚度的金属门极MOSFET器件

    公开(公告)号：US20100140707A1

    公开(公告)日：2010-06-10

    申请号：US12652428

    申请日：2010-01-05

    申请人： Amlan Majumdar ,  Renee Tong Mo ,  Zhibin Ren ,  Jeffrey Sleight

    发明人： Amlan Majumdar ,  Renee Tong Mo ,  Zhibin Ren ,  Jeffrey Sleight

    IPC分类号： H01L29/786

    CPC分类号： H01L29/78606 ,  H01L29/4908 ,  H01L29/6653 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78603 ,  H01L29/78621

    摘要： Metal-oxide semiconductor field effect transistor (MOSFET) devices having metal gate stacks and techniques for improving performance thereof are provided. In one aspect, a metal-oxide semiconductor device is provided comprising a substrate having a buried oxide layer at least a portion of which is configured to serve as a primary background oxygen getterer of the device; and a gate stack separated from the substrate by an interfacial oxide layer. The gate stack comprises a high-K layer over the interfacial oxide layer; and a metal gate layer over the high-K layer.

    摘要翻译： 提供了具有金属栅叠层的金属氧化物半导体场效应晶体管（MOSFET）器件和用于提高其性能的技术。 一方面，提供一种金属氧化物半导体器件，其包括具有掩埋氧化物层的衬底，其中至少一部分被配置为用作器件的主要背景氧吸收器; 以及通过界面氧化物层与衬底分离的栅极叠层。 栅叠层包括在界面氧化物层上的高K层; 以及高K层上的金属栅极层。