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1.发明授权Performing a memory write of a data unit without changing ownership of the data unit 有权执行数据单元的存储器写入，而不改变数据单元的所有权公开(公告)号：US07600079B2
公开(公告)日：2009-10-06
申请号：US11553813
申请日：2006-10-27
IPC分类号： G06F12/00
CPC分类号： G06F12/0817
摘要： A method comprises, while a first device has ownership of a data unit, a second device issuing a request to perform a memory write of said data unit. The method further comprises a memory controller performing the memory write without changing ownership to the second device.
摘要翻译： 一种方法包括当第一设备具有数据单元的所有权时，第二设备发出执行所述数据单元的存储器写入的请求。 该方法还包括执行存储器写入而不改变对第二设备的所有权的存储器控制器。
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2.发明申请PERFORMING A MEMORY WRITE OF A DATA UNIT WITHOUT CHANGING OWNERSHIP OF THE DATA UNIT 有权执行数据单元的存储器写入而不改变数据单元的所有权公开(公告)号：US20080104336A1
公开(公告)日：2008-05-01
申请号：US11553813
申请日：2006-10-27
IPC分类号： G06F12/00
CPC分类号： G06F12/0817
摘要： A method comprises, while a first device has ownership of a data unit, a second device issuing a request to perform a memory write of said data unit. The method further comprises a memory controller performing the memory write without changing ownership to the second device.
摘要翻译： 一种方法包括当第一设备具有数据单元的所有权时，第二设备发出执行所述数据单元的存储器写入的请求。 该方法还包括执行存储器写入而不改变对第二设备的所有权的存储器控制器。
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公开(公告)号：US20080222343A1
公开(公告)日：2008-09-11
申请号：US11683573
申请日：2007-03-08
IPC分类号： G06F12/00
CPC分类号： G06F12/0862 , G06F2212/6026
摘要： A method is provided for pre-fetching data into a cache memory. A first cache-line address of each of a number of data requests from at least one processor is stored. A second cache-line address of a next data request from the processor is compared to the first cache-line addresses. If the second cache-line address is adjacent to one of the first cache-line addresses, data associated with a third cache-line address adjacent to the second cache-line address is pre-fetched into the cache memory, if not already present in the cache memory.
摘要翻译： 提供了一种用于将数据预取入高速缓冲存储器的方法。 存储来自至少一个处理器的多个数据请求中的每一个的第一高速缓存行地址。 将来自处理器的下一个数据请求的第二高速缓存行地址与第一高速缓存行地址进行比较。 如果第二高速缓存行地址与第一高速缓存线地址之一相邻，则与第二高速缓存行地址相邻的与第三高速缓存行地址相关联的数据被预取到高速缓冲存储器中，如果尚未存在 缓存内存。
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公开(公告)号：US20080229009A1
公开(公告)日：2008-09-18
申请号：US11686132
申请日：2007-03-14
IPC分类号： G06F12/08
CPC分类号： G06F12/0811 , G06F12/0813 , G06F12/0815 , G06F2212/507
摘要： A system for pushing data, the system includes a source node that stores a coherent copy of a block of data. The system also includes a push engine configured to determine a next consumer of the block of data. The determination being made in the absence oft he push engine detecting a request for the block of data from the next consumer. The push engine causes the source node to push the block of data to a memory associated with the next consumer to reduce latency of the next consumer accessing the block of data.
摘要翻译： 一种用于推送数据的系统，系统包括存储数据块的相干副本的源节点。 该系统还包括配置成确定数据块的下一个消费者的推送引擎。 在没有推动引擎检测到来自下一个消费者的数据块的请求的情况下进行的确定。 推送引擎使源节点将数据块推送到与下一个消费者相关联的存储器，以减少下一个消费者访问数据块的延迟。
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公开(公告)号：US20080104332A1
公开(公告)日：2008-05-01
申请号：US11554672
申请日：2006-10-31
IPC分类号： G06F13/28
CPC分类号： G06F12/0815 , G06F12/0822
摘要： A method for providing a transactional memory is described. A cache coherency protocol is enforced upon a cache memory including cache lines, wherein each line is in one of a modified state, an owned state, an exclusive state, a shared state, and an invalid state. Upon initiation of a transaction accessing at least one of the cache lines, each of the lines is ensured to be either shared or invalid. During the transaction, in response to an external request for any cache line in the modified, owned, or exclusive state, each line in the modified or owned state is invalidated without writing the line to a main memory. Also, each exclusive line is demoted to either the shared or invalid state, and the transaction is aborted.
摘要翻译： 描述了提供事务性存储器的方法。 高速缓存一致性协议在包括高速缓存行的高速缓存存储器中被强制执行，其中每条线路处于修改状态，归属状态，独占状态，共享状态和无效状态之一。 在开始访问至少一个高速缓存行的事务时，确保每一行都被共享或无效。 在事务期间，响应于修改，拥有或排除状态中任何高速缓存行的外部请求，修改或归属状态中的每一行都无效，而不将行写入主存储器。 此外，每个独占行被降级为共享或无效状态，并且事务被中止。
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公开(公告)号：US08924653B2
公开(公告)日：2014-12-30
申请号：US11554672
申请日：2006-10-31
CPC分类号： G06F12/0815 , G06F12/0822
摘要： A method for providing a transactional memory is described. A cache coherency protocol is enforced upon a cache memory including cache lines, wherein each line is in one of a modified state, an owned state, an exclusive state, a shared state, and an invalid state. Upon initiation of a transaction accessing at least one of the cache lines, each of the lines is ensured to be either shared or invalid. During the transaction, in response to an external request for any cache line in the modified, owned, or exclusive state, each line in the modified or owned state is invalidated without writing the line to a main memory. Also, each exclusive line is demoted to either the shared or invalid state, and the transaction is aborted.
摘要翻译： 描述了提供事务性存储器的方法。 高速缓存一致性协议在包括高速缓存行的高速缓存存储器中被强制执行，其中每条线路处于修改状态，归属状态，独占状态，共享状态和无效状态之一。 在开始访问至少一个高速缓存行的事务时，确保每一行都被共享或无效。 在事务期间，响应于修改，拥有或排除状态中任何高速缓存行的外部请求，修改或归属状态中的每一行都无效，而不将行写入主存储器。 此外，每个独占行被降级为共享或无效状态，并且事务被中止。
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公开(公告)号：US07739478B2
公开(公告)日：2010-06-15
申请号：US11683573
申请日：2007-03-08
IPC分类号： G06F12/00
CPC分类号： G06F12/0862 , G06F2212/6026
摘要： A method is provided for pre-fetching data into a cache memory. A first cache-line address of each of a number of data requests from at least one processor is stored. A second cache-line address of a next data request from the processor is compared to the first cache-line addresses. If the second cache-line address is adjacent to one of the first cache-line addresses, data associated with a third cache-line address adjacent to the second cache-line address is pre-fetched into the cache memory, if not already present in the cache memory.
摘要翻译： 提供了一种用于将数据预取入高速缓冲存储器的方法。 存储来自至少一个处理器的多个数据请求中的每一个的第一高速缓存行地址。 将来自处理器的下一个数据请求的第二高速缓存行地址与第一高速缓存行地址进行比较。 如果第二高速缓存行地址与第一高速缓存线地址之一相邻，则与第二高速缓存行地址相邻的与第三高速缓存行地址相关联的数据被预取到高速缓冲存储器中，如果尚未存在 缓存内存。
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公开(公告)号：US20080104329A1
公开(公告)日：2008-05-01
申请号：US11554827
申请日：2006-10-31
申请人： Blaine D. Gaither , Patrick Knebel
发明人： Blaine D. Gaither , Patrick Knebel
IPC分类号： G06F12/00
CPC分类号： G06F12/0888 , G06F12/0804 , G06F12/0815 , G06F12/0897
摘要： A cache is provided for operatively coupling a processor with a main memory. The cache includes a cache memory and a cache controller operatively coupled with the cache memory. The cache controller is configured to receive memory requests to be satisfied by the cache memory or the main memory. In addition, the cache controller is configured to process cache activity information to cause at least one of the memory requests to bypass the cache memory.
摘要翻译： 提供了用于将处理器与主存储器可操作地耦合的高速缓存。 高速缓存包括与高速缓冲存储器可操作地耦合的高速缓冲存储器和高速缓存控制器。 缓存控制器被配置为接收由高速缓冲存储器或主存储器满足的存储器请求。 此外，高速缓存控制器被配置为处理高速缓存活动信息以使至少一个存储器请求绕过高速缓冲存储器。
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公开(公告)号：US08683139B2
公开(公告)日：2014-03-25
申请号：US11554827
申请日：2006-10-31
申请人： Blaine D. Gaither , Patrick Knebel
发明人： Blaine D. Gaither , Patrick Knebel
IPC分类号： G06F12/00
CPC分类号： G06F12/0888 , G06F12/0804 , G06F12/0815 , G06F12/0897
摘要： A cache is provided for operatively coupling a processor with a main memory. The cache includes a cache memory and a cache controller operatively coupled with the cache memory. The cache controller is configured to receive memory requests to be satisfied by the cache memory or the main memory. In addition, the cache controller is configured to process cache activity information to cause at least one of the memory requests to bypass the cache memory.
摘要翻译： 提供了用于将处理器与主存储器可操作地耦合的高速缓存。 高速缓存包括与高速缓冲存储器可操作地耦合的高速缓冲存储器和高速缓存控制器。 缓存控制器被配置为接收由高速缓冲存储器或主存储器满足的存储器请求。 此外，高速缓存控制器被配置为处理高速缓存活动信息以使至少一个存储器请求绕过高速缓冲存储器。
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公开(公告)号：US20120311267A1
公开(公告)日：2012-12-06
申请号：US13149493
申请日：2011-05-31
IPC分类号： G06F12/08
CPC分类号： G06F12/128 , G06F12/0802 , G06F12/12
摘要： A processor transmits clean castout messages indicating that a cache line is not dirty and is no longer being stored by a lowest level cache of the processor. An external cache receives the clean castout messages and manages cache lines based in part on the clean castout messages.
摘要翻译： 一个处理器传输清除的丢弃消息，指示高速缓存行不脏，并且不再由处理器的最低级缓存存储。 外部缓存部分地基于干净的丢弃消息来接收干净的丢弃消息并管理高速缓存行。
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