公开(公告)号：US5707492A

公开(公告)日：1998-01-13

申请号：US573990

申请日：1995-12-18

申请人： Charles W. Stager ,  Thomas S. Kobayashi ,  Joseph E. Page ,  Mark A. Zaleski ,  Paul M. Winebarger

发明人： Charles W. Stager ,  Thomas S. Kobayashi ,  Joseph E. Page ,  Mark A. Zaleski ,  Paul M. Winebarger

IPC分类号： B24B37/04 ,  B24B57/04 ,  B24B1/00

CPC分类号： B24B57/04 ,  B24B37/04 ,  Y10S438/959

摘要： A chemical-mechanical-polishing (CMP) process in which a metal interconnect material (47) is polished to form a metal plug (48) includes the application of titanium to the surface of a polishing pad (14) of a polishing apparatus (10). Titanium metal is applied to the surface of the polishing pad (14) by either abrasively applying titanium by use of a titanium block (32) attached to a rotating disk (26), or by a titanium body (23, 25) integrated with a carrier ring (23). Alternatively, titanium can be applied by impregnating a felt layer (52) with titanium particles (56), or by adding titanium directly to the polishing slurry (50).

摘要翻译： 抛光金属互连材料（47）以形成金属塞（48）的化学机械抛光（CMP）工艺包括将钛施加到抛光装置（10）的抛光垫（14）的表面 ）。 通过使用附接到旋转盘（26）的钛块（32）或通过与主体（23,25）集成的钛体（23,25），通过使用钛来研磨钛，从而将金属金属施加到抛光垫（14）的表面 载体环（23）。 或者，可以通过用钛颗粒（56）浸渍毡层（52）或通过将钛直接添加到抛光浆料（50）中来施加钛。

公开(公告)号：US06593240B1

公开(公告)日：2003-07-15

申请号：US09723802

申请日：2000-11-28

申请人： Joseph E. Page

发明人： Joseph E. Page

IPC分类号： H01L21302

CPC分类号： B24B37/24 ,  B24B37/042 ,  B24B37/245 ,  H01L21/31053

摘要： A method for polishing a semiconductor wafer includes providing a semiconductor wafer having topographical features and forming a dielectric layer on the semiconductor wafer to fill portions between the features. The dielectric layer is planarized across the entire semiconductor wafer for a first portion of a polishing process. The dielectric layer is polished for bulk removal of the dielectric layer for a remaining portion of the polishing process.

摘要翻译： 一种用于抛光半导体晶片的方法包括提供具有形貌特征的半导体晶片，并在半导体晶片上形成电介质层以填充特征之间的部分。 对于抛光工艺的第一部分，介电层在整个半导体晶片上平坦化。 抛光电介质层用于抛光过程的剩余部分的电介质层的大量去除。

公开(公告)号：US06472291B1

公开(公告)日：2002-10-29

申请号：US09492541

申请日：2000-01-27

申请人： Joseph E. Page ,  Jonathan P. Davis ,  Scott W. Bailey

发明人： Joseph E. Page ,  Jonathan P. Davis ,  Scott W. Bailey

IPC分类号： H01L2176

CPC分类号： G11C5/063 ,  H03K19/018521 ,  H03K19/018592 ,  H03K19/09429

摘要： A method for planarizing a dielectric layer on a semiconductor wafer while eliminating a mask and etch step, in accordance with the present invention includes providing a semiconductor wafer having trenches formed in a trench region of a substrate, and forming a dielectric layer on the semiconductor wafer to fill the trenches whereby up features form on flat surfaces of the wafer. An edge portion of the semiconductor wafer is polished to remove a portion of the dielectric layer about the edge portions of the semiconductor wafer. The dielectric layer is polished across the entire semiconductor wafer by employing a single non-stacked polishing pad and a slurry to planarize the trench regions and the up features in a single polish step such that a mask step and etch step for reducing the up features are eliminated from the polishing process.

摘要翻译： 根据本发明的用于平坦化半导体晶片上的介电层同时消除掩模和蚀刻步骤的方法包括提供半导体晶片，其具有形成在衬底的沟槽区域中的沟槽，并且在半导体晶片上形成介电层 以填充沟槽，由此在晶片的平坦表面上形成上部特征。 半导体晶片的边缘部分被抛光以除去半导体晶片的边缘部分周围的介电层的一部分。 通过使用单个非堆叠的抛光垫和浆料在单个抛光步骤中平坦化沟槽区域和上部特征，使整个半导体晶片的电介质层被抛光，使得用于减小特征的掩模步骤和蚀刻步骤是 从抛光过程中消除。