公开(公告)号：US08659090B2

公开(公告)日：2014-02-25

申请号：US13335569

申请日：2011-12-22

申请人： Chia-En Huang ,  Wun-Jie Lin ,  Ling-Chang Hu ,  Hsiao-Lan Yang ,  Chih-Chieh Chiu ,  Wei-Shuo Kao ,  Hong-Chen Cheng ,  Fu-An Wu ,  Jung-Ping Yang ,  Cheng Hung Lee

发明人： Chia-En Huang ,  Wun-Jie Lin ,  Ling-Chang Hu ,  Hsiao-Lan Yang ,  Chih-Chieh Chiu ,  Wei-Shuo Kao ,  Hong-Chen Cheng ,  Fu-An Wu ,  Jung-Ping Yang ,  Cheng Hung Lee

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L27/2436 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/145 ,  H01L45/146

摘要： A device includes an active region formed of a semiconductor material, a gate dielectric at a surface of the active region, and a gate electrode over the gate dielectric. A first source/drain region and a second source/drain region are on opposite sides of the gate electrode. A Contact Etch Stop Layer (CESL) is over the first and the second source/drain regions. An Inter-Layer Dielectric (ILD) includes a top surface substantially level with a top surface of the gate electrode. A first contact plug is over and electrically connected to the first source/drain region. A second contact plug is over and aligned to the second source/drain region. The second contact plug and the second source/drain region are spaced apart from each other by a portion of the first CESL to form a capacitor.

摘要翻译： 器件包括由半导体材料形成的有源区，有源区的表面处的栅极电介质和栅极电介质上的栅电极。 第一源极/漏极区域和第二源极/漏极区域在栅电极的相对侧上。 接触蚀刻停止层（CESL）位于第一和第二源极/漏极区域之上。 层间电介质（ILD）包括与栅电极的顶表面基本上平齐的顶表面。 第一接触插塞在第一源极/漏极区域上电连接。 第二接触插塞在第二源极/漏极区域之上并对齐。 第二接触插塞和第二源极/漏极区域通过第一CESL的一部分彼此隔开以形成电容器。

公开(公告)号：US20130161707A1

公开(公告)日：2013-06-27

申请号：US13335569

申请日：2011-12-22

申请人： Chia-En Huang ,  Wun-Jie Lin ,  Ling-Chang Hu ,  Hsiao-Lan Yang ,  Chih-Chieh Chiu ,  Wei-Shuo Kao ,  Hong-Chen Cheng ,  Fu-An Wu ,  Jung-Ping Yang ,  Cheng Hung Lee

发明人： Chia-En Huang ,  Wun-Jie Lin ,  Ling-Chang Hu ,  Hsiao-Lan Yang ,  Chih-Chieh Chiu ,  Wei-Shuo Kao ,  Hong-Chen Cheng ,  Fu-An Wu ,  Jung-Ping Yang ,  Cheng Hung Lee

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L27/2436 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/145 ,  H01L45/146

摘要： A device includes an active region formed of a semiconductor material, a gate dielectric at a surface of the active region, and a gate electrode over the gate dielectric. A first source/drain region and a second source/drain region are on opposite sides of the gate electrode. A Contact Etch Stop Layer (CESL) is over the first and the second source/drain regions. An Inter-Layer Dielectric (ILD) includes a top surface substantially level with a top surface of the gate electrode. A first contact plug is over and electrically connected to the first source/drain region. A second contact plug is over and aligned to the second source/drain region. The second contact plug and the second source/drain region are spaced apart from each other by a portion of the first CESL to form a capacitor.

摘要翻译： 器件包括由半导体材料形成的有源区，有源区的表面处的栅极电介质和栅极电介质上的栅电极。 第一源极/漏极区域和第二源极/漏极区域在栅电极的相对侧上。 接触蚀刻停止层（CESL）位于第一和第二源极/漏极区域之上。 层间电介质（ILD）包括与栅电极的顶表面基本上平齐的顶表面。 第一接触插塞在第一源极/漏极区域上电连接。 第二接触插塞在第二源极/漏极区域之上并对齐。 第二接触插塞和第二源极/漏极区域通过第一CESL的一部分彼此隔开以形成电容器。

公开(公告)号：US08976611B2

公开(公告)日：2015-03-10

申请号：US13837614

申请日：2013-03-15

申请人： Jung-Ping Yang ,  Chia-En Huang ,  Fu-An Wu ,  Chih-Chieh Chiu ,  Cheng Hung Lee

发明人： Jung-Ping Yang ,  Chia-En Huang ,  Fu-An Wu ,  Chih-Chieh Chiu ,  Cheng Hung Lee

IPC分类号： G11C7/00 ,  G11C7/06 ,  G06F17/50 ,  G11C7/10 ,  G11C7/12 ,  G11C11/419

CPC分类号： G11C7/065 ,  G06F17/5063 ,  G06F17/5081 ,  G11C7/1048 ,  G11C7/12 ,  G11C11/419

摘要： A sensing amplifier for a memory device includes first and second nodes, an input device and an output device. The memory device includes first and second bit lines, and at least one memory cell coupled to the bit lines. The first and second nodes are coupled to the first and second bit lines, respectively. The input device is coupled to the first and second nodes and generates a first current pulling the first node toward a predetermined voltage in response to a first datum read out from the memory cell, and to generate a second current pulling the second node toward the predetermined voltage in response to a second datum read out from the memory cell. The output device is coupled to the first node to output the first or second datum read out from the memory cell. The first current is greater than the second current.

摘要翻译： 用于存储器件的感测放大器包括第一和第二节点，输入设备和输出设备。 存储器件包括第一和第二位线，以及耦合到位线的至少一个存储器单元。 第一和第二节点分别耦合到第一和第二位线。 输入设备耦合到第一和第二节点，并且响应于从存储器单元读出的第一数据产生第一电流将第一节点拉向预定电压，并且产生将第二节点拉向预定的第二电流的第二电流 响应于从存储器单元读出的第二数据的电压。 输出设备耦合到第一节点以输出从存储器单元读出的第一或第二数据。 第一个电流大于第二个电流。

公开(公告)号：US09153302B2

公开(公告)日：2015-10-06

申请号：US13362847

申请日：2012-01-31

申请人： Jung-Ping Yang ,  Hong-Chen Cheng ,  Chih-Chieh Chiu ,  Chia-En Huang ,  Cheng Hung Lee

发明人： Jung-Ping Yang ,  Hong-Chen Cheng ,  Chih-Chieh Chiu ,  Chia-En Huang ,  Cheng Hung Lee

IPC分类号： G11C7/00 ,  G11C7/12 ,  G11C7/18 ,  G11C11/419

CPC分类号： G11C7/12 ,  G11C7/106 ,  G11C7/1087 ,  G11C7/18 ,  G11C11/419 ,  G11C2207/005

摘要： A memory includes a plurality of memory blocks, a plurality of global bit lines, a common pre-charging circuit, and a selection circuit. Each memory block includes a pair of bit lines, and a plurality of memory cells coupled to the pair of bit lines. Each global bit line is coupled to at least one of the memory blocks. The pre-charging circuit is configured to pre-charge the global bit lines, one at a time, to a pre-charge voltage. The selection circuit is coupled between the pre-charging circuit and the global bit lines, and configured to couple the global bit lines, one at a time, to the pre-charging circuit.

摘要翻译： 存储器包括多个存储器块，多个全局位线，公共预充电电路和选择电路。 每个存储块包括一对位线和耦合到该对位线的多个存储器单元。 每个全局位线耦合到至少一个存储器块。 预充电电路被配置为将全局位线一次一个地预充电到预充电电压。 选择电路耦合在预充电电路和全局位线之间，并且被配置为将全局位线一次一个地耦合到预充电电路。

公开(公告)号：US08982609B2

公开(公告)日：2015-03-17

申请号：US13372099

申请日：2012-02-13

申请人： Jung-Ping Yang ,  Hong-Chen Cheng ,  Chih-Chieh Chiu ,  Chia-En Huang ,  Cheng Hung Lee

发明人： Jung-Ping Yang ,  Hong-Chen Cheng ,  Chih-Chieh Chiu ,  Chia-En Huang ,  Cheng Hung Lee

IPC分类号： G11C11/00

CPC分类号： G11C11/4094 ,  G11C11/419

摘要： A memory includes a first bit line, a memory cell coupled to the first bit line, and a read assist device coupled to the first bit line. The read assist device is configured to pull a first voltage on the first bit line toward a predetermined voltage in response to a first datum being read out from the memory cell. The read assist device includes a first circuit configured to establish a first current path between the first bit line and a node of the predetermined voltage during a first stage. The read assist device further includes a second circuit configured to establish a second current path between the first bit line and the node of the predetermined voltage during a second, subsequent stage.

摘要翻译： 存储器包括第一位线，耦合到第一位线的存储器单元和耦合到第一位线的读取辅助器件。 读取辅助装置被配置为响应于从存储器单元读出的第一数据，将第一位线上的第一电压拉向预定电压。 读取辅助装置包括第一电路，其被配置为在第一阶段期间在第一位线和预定电压的节点之间建立第一电流路径。 读取辅助装置还包括第二电路，其被配置为在第二后续阶段期间在第一位线和预定电压的节点之间建立第二电流路径。

公开(公告)号：US08355277B2

公开(公告)日：2013-01-15

申请号：US13008992

申请日：2011-01-19

申请人： Hong-Chen Cheng ,  Chih-Chieh Chiu ,  Hsu-Shun Chen ,  Chung-Ji Lu ,  Cheng Hung Lee ,  Hung-Jen Liao

发明人： Hong-Chen Cheng ,  Chih-Chieh Chiu ,  Hsu-Shun Chen ,  Chung-Ji Lu ,  Cheng Hung Lee ,  Hung-Jen Liao

IPC分类号： G11C11/413 ,  G11C5/14

CPC分类号： G11C11/413

摘要： A SRAM system includes: a SRAM cell array coupled between high and low supply nodes, a difference therebetween defining a data retention voltage (VDR) for a low power data retention mode; a main power switch coupling one of high and low supply nodes to a main power supply and disconnecting the one high and low supply nodes from the main power supply during the low power data retention mode; a monitor cell including a SRAM cell preloaded with a data bit and configured for data destruction responsive to a reduction in VDR before data destruction occurs in the SRAM cell array; and a clamping power switch responsive to data destruction in the monitor cell to couple the one of the high and low supply nodes to the main power supply.

摘要翻译： SRAM系统包括：耦合在高电源节点和低电源节点之间的SRAM单元阵列，其间限定用于低功率数据保持模式的数据保持电压（VDR）; 主电源开关将高电源和低电源节点之一耦合到主电源，并且在低功率数据保持模式期间将一个高电源和低电源节点与主电源断开; 监控单元，其包括预先装载有数据位的SRAM单元，并且被配置为在SRAM单元阵列中发生数据破坏之前响应于VDR的减小而进行的数据破坏; 以及钳位电源开关，其响应于监视器单元中的数据破坏，将高电源节点和低电源节点中的一个耦合到主电源。

公开(公告)号：US08174911B2

公开(公告)日：2012-05-08

申请号：US12708923

申请日：2010-02-19

申请人： Hsu-Shun Chen ,  Cheng Hung Lee ,  Chung-Ji Lu ,  Hong-Chen Cheng ,  Chung-Yi Wu ,  Chih-Chieh Chiu

发明人： Hsu-Shun Chen ,  Cheng Hung Lee ,  Chung-Ji Lu ,  Hong-Chen Cheng ,  Chung-Yi Wu ,  Chih-Chieh Chiu

IPC分类号： G11C7/00

CPC分类号： G11C7/1048 ,  G11C5/14

摘要： In some embodiments related to a memory array, a sense amplifier (SA) uses a first power supply, e.g., voltage VDDA, while other circuitry, e.g., signal output logic, uses a second power supply, e.g., voltage VDDB. Various embodiments place the SA and a pair of transferring devices at a local IO row, and a voltage keeper at the main IO section of the same memory array. The SA, the transferring devices, and the voltage keeper, when appropriate, operate together so that the data logic of the circuitry provided by voltage VDDB is the same as the data logic of the circuitry provided by voltage VDDA.

摘要翻译： 在与存储器阵列相关的一些实施例中，读出放大器（SA）使用第一电源，例如电压VDDA，而其它电路（例如，信号输出逻辑）使用第二电源，例如电压VDDB。 各种实施例将SA和一对传送装置放置在本地IO行上，并将电压保持器放置在同一存储器阵列的主IO部分。 SA，传输装置和电压保持器在适当的情况下一起工作，使得由电压VDDB提供的电路的数据逻辑与由电压VDDA提供的电路的数据逻辑相同。

公开(公告)号：US08582379B2

公开(公告)日：2013-11-12

申请号：US12917708

申请日：2010-11-02

申请人： Hong-Chen Cheng ,  Chih-Chieh Chiu ,  Chung-Ji Lu ,  Cheng Hung Lee

发明人： Hong-Chen Cheng ,  Chih-Chieh Chiu ,  Chung-Ji Lu ,  Cheng Hung Lee

IPC分类号： G11C7/00

CPC分类号： G11C7/067 ,  G11C7/12 ,  G11C11/419

摘要： A memory having a single-ended sensing scheme includes a bit line, a memory cell coupled to the bit line, and a precharge circuit. The precharge circuit is configured to precharge the bit line to a precharge voltage between a power supply voltage and a ground.

摘要翻译： 具有单端感测方案的存储器包括位线，耦合到位线的存储单元和预充电电路。 预充电电路被配置为将位线预充电到电源电压和地之间的预充电电压。

公开(公告)号：US08451669B2

公开(公告)日：2013-05-28

申请号：US13443619

申请日：2012-04-10

申请人： Hsu-Shun Chen ,  Cheng Hung Lee ,  Chung-Ji Lu ,  Hong-Chen Cheng ,  Chung-Yi Wu ,  Chih-Chieh Chiu

发明人： Hsu-Shun Chen ,  Cheng Hung Lee ,  Chung-Ji Lu ,  Hong-Chen Cheng ,  Chung-Yi Wu ,  Chih-Chieh Chiu

IPC分类号： G11C7/00

CPC分类号： G11C7/1048 ,  G11C5/14

摘要： In some embodiments related to a memory array, a sense amplifier (SA) uses a first power supply, e.g., voltage VDDA, while other circuitry, e.g., signal output logic, uses a second power supply, e.g., voltage VDDB. Various embodiments place the SA and a pair of transferring devices at a local IO row, and a voltage keeper at the main IO section of the same memory array. The SA, the transferring devices, and the voltage keeper, when appropriate, operate together so that the data logic of the circuitry provided by voltage VDDB is the same as the data logic of the circuitry provided by voltage VDDA.

摘要翻译： 在与存储器阵列相关的一些实施例中，读出放大器（SA）使用第一电源，例如电压VDDA，而其它电路（例如，信号输出逻辑）使用第二电源，例如电压VDDB。 各种实施例将SA和一对传送装置放置在本地IO行上，并将电压保持器放置在同一存储器阵列的主IO部分。 SA，传输装置和电压保持器在适当的情况下一起工作，使得由电压VDDB提供的电路的数据逻辑与由电压VDDA提供的电路的数据逻辑相同。

公开(公告)号：US20110158007A1

公开(公告)日：2011-06-30

申请号：US12708923

申请日：2010-02-19

申请人： Hsu-Shun Chen ,  Cheng Hung Lee ,  Chung-Ji Lu ,  Hong-Chen Cheng ,  Chung-Yi Wu ,  Chih-Chieh Chiu

发明人： Hsu-Shun Chen ,  Cheng Hung Lee ,  Chung-Ji Lu ,  Hong-Chen Cheng ,  Chung-Yi Wu ,  Chih-Chieh Chiu

IPC分类号： G11C7/00 ,  G11C5/14

CPC分类号： G11C7/1048 ,  G11C5/14

摘要： In some embodiments related to a memory array, a sense amplifier (SA) uses a first power supply, e.g., voltage VDDA, while other circuitry, e.g., signal output logic, uses a second power supply, e.g., voltage VDDB. Various embodiments place the SA and a pair of transferring devices at a local IO row, and a voltage keeper at the main IO section of the same memory array. The SA, the transferring devices, and the voltage keeper, when appropriate, operate together so that the data logic of the circuitry provided by voltage VDDB is the same as the data logic of the circuitry provided by voltage VDDA.

摘要翻译： 在与存储器阵列相关的一些实施例中，读出放大器（SA）使用第一电源，例如电压VDDA，而其它电路（例如，信号输出逻辑）使用第二电源，例如电压VDDB。 各种实施例将SA和一对传送装置放置在本地IO行上，并将电压保持器放置在同一存储器阵列的主IO部分。 SA，传输装置和电压保持器在适当的情况下一起工作，使得由电压VDDB提供的电路的数据逻辑与由电压VDDA提供的电路的数据逻辑相同。