公开(公告)号：US20110227162A1

公开(公告)日：2011-09-22

申请号：US12725554

申请日：2010-03-17

申请人： Chia-Pin LIN ,  Chien-Tai CHAN ,  Hsien-Chin LIN ,  Shyue-Shyh LIN

发明人： Chia-Pin LIN ,  Chien-Tai CHAN ,  Hsien-Chin LIN ,  Shyue-Shyh LIN

IPC分类号： H01L27/08 ,  H01L21/336 ,  H01L21/8234 ,  H01L29/78

CPC分类号： H01L21/823431 ,  H01L21/823412 ,  H01L21/823807 ,  H01L21/823821 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66795 ,  H01L29/7843 ,  H01L29/7846 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

摘要： A method includes forming first and second fins of a finFET extending above a semiconductor substrate, with a shallow trench isolation (STI) region in between, and a distance between a top surface of the STI region and top surfaces of the first and second fins. First and second fin extensions are provided on top and side surfaces of the first and second fins above the top surface of the STI region. Material is removed from the STI region, to increase the distance between the top surface of the STI region and top surfaces of the first and second fins. A conformal stressor dielectric material is deposited over the fins and STI region. The conformal dielectric stressor material is reflowed, to flow into a space between the first and second fins above a top surface of the STI region, to apply stress to a channel of the finFET.

摘要翻译： 一种方法包括形成在半导体衬底之上延伸的finFET的第一和第二鳍片，其间具有浅沟槽隔离（STI）区域，以及STI区域的顶表面与第一鳍片和第二鳍片的顶表面之间的距离。 第一和第二鳍片延伸部分设置在STI区域顶表面上方的第一和第二鳍片的顶表面和侧表面上。 从STI区域去除材料，以增加STI区域的顶表面与第一和第二鳍片的顶表面之间的距离。 保形应力源电介质材料沉积在鳍片和STI区域上。 共形介电应力材料被回流，以流入STI区域的顶表面之上的第一和第二鳍片之间的空间，以向finFET的沟道施加应力。

公开(公告)号：US20110207279A1

公开(公告)日：2011-08-25

申请号：US12712594

申请日：2010-02-25

申请人： Chia-Pin LIN ,  Wen-Sheh HUANG ,  Tian-Choy GAN ,  Chia-Lung HUNG ,  Hsien-Chin LIN ,  Shyue-Shyh LIN

发明人： Chia-Pin LIN ,  Wen-Sheh HUANG ,  Tian-Choy GAN ,  Chia-Lung HUNG ,  Hsien-Chin LIN ,  Shyue-Shyh LIN

IPC分类号： H01L21/336

CPC分类号： H01L29/66795 ,  H01L29/66803

摘要： Provided is a high-k metal gate structure formed over a semiconductor fin. A nitride layer is formed over the gate structure and the semiconductor fin, using two separate deposition operations, the first forming a very thin nitride film. Implantation operations such as an LDD or a PKT implant, are carried out in between the two nitride film deposition operations. The first nitride film may be SiNx or SiCNx and the second nitride film is SiCNx with a low wet etch rate in H3PO4 and dilute HF acid. The nitride films may be combined to form low wet etch rate spacers enabling further processing operations to be carried out without damaging underlying structures and without requiring the formation of further dummy spacers. Further processing operations include epitaxial silicon/SiGe processing sequences and source/drain implanting operations carried out with the low etch rate spacers intact.

摘要翻译： 提供了形成在半导体鳍上的高k金属栅极结构。 在栅极结构和半导体鳍片上形成氮化物层，使用两个单独的沉积操作，首先形成非常薄的氮化物膜。 在两个氮化物膜沉积操作之间进行诸如LDD或PKT注入的植入操作。 第一氮化物膜可以是SiNx或SiCNx，并且第二氮化物膜是SiCNx，在H 3 PO 4中具有低湿蚀刻速率和稀释的HF酸。 可以将氮化物膜组合以形成低湿蚀刻速率间隔物，使得能够进行进一步的处理操作而不损坏下面的结构，而不需要形成另外的虚设间隔物。 进一步的处理操作包括外延硅/ SiGe处理序列和用低蚀刻速率间隔物完整地进行的源极/漏极注入操作。

公开(公告)号：US20120086053A1

公开(公告)日：2012-04-12

申请号：US12900626

申请日：2010-10-08

申请人： Chih-Hung TSENG ,  Da-Wen LIN ,  Chien-Tai CHAN ,  Chia-Pin LIN ,  Li-Wen WENG ,  An-Shen CHANG ,  Chung-Cheng WU

发明人： Chih-Hung TSENG ,  Da-Wen LIN ,  Chien-Tai CHAN ,  Chia-Pin LIN ,  Li-Wen WENG ,  An-Shen CHANG ,  Chung-Cheng WU

IPC分类号： H01L29/78 ,  H01L21/76

CPC分类号： H01L29/7851 ,  H01L29/66795 ,  H01L29/7853

摘要： A transistor includes a notched fin covered under a shallow trench isolation layer. One or more notch may be used, the size of which may vary along a lateral direction of the fin. In some embodiments, The notch is formed using anisotropic wet etching that is selective according to silicon orientation. Example wet etchants are tetramethylammonium hydroxide (TMAH) or potassium hydroxide (KOH).

摘要翻译： 晶体管包括覆盖在浅沟槽隔离层下面的切口鳍。 可以使用一个或多个凹口，其尺寸可以沿翅片的横向方向变化。 在一些实施例中，使用根据硅取向选择性的各向异性湿蚀刻形成凹口。 实例湿蚀刻剂是氢氧化四甲基铵（TMAH）或氢氧化钾（KOH）。

公开(公告)号：US20120322246A1

公开(公告)日：2012-12-20

申请号：US13162813

申请日：2011-06-17

申请人： Sheng-Hsiung WANG ,  Hsien-Chin LIN ,  Yuan-Ching PENG ,  Chia-Pin LIN ,  Fan-Yi HSU ,  Ya-Jou HSIEH

发明人： Sheng-Hsiung WANG ,  Hsien-Chin LIN ,  Yuan-Ching PENG ,  Chia-Pin LIN ,  Fan-Yi HSU ,  Ya-Jou HSIEH

IPC分类号： H01L21/20 ,  H01L21/311 ,  H01L21/3205

CPC分类号： H01L21/823857 ,  H01L21/823842 ,  H01L29/66545

摘要： A method for manufacturing the integrated circuit device including, providing a substrate having a first region and a second region. Forming a dielectric layer over the substrate in the first region and the second region. Forming a sacrificial gate layer over the dielectric layer. Patterning the sacrificial gate layer and the dielectric layer to form gate stacks in the first and second regions. Forming an ILD layer within the gate stacks in the first and second regions. Removing the sacrificial gate layer in the first and second regions. Forming a protector over the dielectric layer in the first region; and thereafter removing the dielectric layer in the second region.

摘要翻译： 一种用于制造集成电路器件的方法，包括提供具有第一区域和第二区域的衬底。 在第一区域和第二区域中的衬底上形成介电层。 在电介质层上形成牺牲栅极层。 对牺牲栅极层和电介质层进行图案化以在第一和第二区域中形成栅极叠层。 在第一和第二区域内的栅堆叠内形成ILD层。 去除第一和第二区域中的牺牲栅极层。 在第一区域中的介电层上形成保护膜; 然后除去第二区域中的电介质层。

公开(公告)号：US20120248550A1

公开(公告)日：2012-10-04

申请号：US13077358

申请日：2011-03-31

申请人： Yu-Lien HUANG ,  Chia-Pin LIN ,  Sheng-Hsiung WANG ,  Fan-Yi HSU ,  Chun-Liang TAI

发明人： Yu-Lien HUANG ,  Chia-Pin LIN ,  Sheng-Hsiung WANG ,  Fan-Yi HSU ,  Chun-Liang TAI

IPC分类号： H01L29/78 ,  H01L21/26

CPC分类号： H01L27/088 ,  H01L29/513 ,  H01L29/66545

摘要： The embodiments of methods and structures disclosed herein provide mechanisms of performing doping an inter-level dielectric film, ILD0, surrounding the gate structures with a dopant to reduce its etch rates during the processes of removing dummy gate electrode layer and/or gate dielectric layer for replacement gate technologies. The ILD0 film may be doped with a plasma doping process (PLAD) or an ion beam process. Post doping anneal is optional.

摘要翻译： 本文公开的方法和结构的实施例提供了利用掺杂剂围绕栅极结构进行掺杂层间电介质膜ILD0的机制，以在去除伪栅极电极层和/或栅极电介质层的过程中降低其蚀刻速率 替换门技术。 可以用等离子体掺杂工艺（PLAD）或离子束工艺来掺杂ILD0膜。 后掺杂退火是可选的。

公开(公告)号：US20110193175A1

公开(公告)日：2011-08-11

申请号：US12711690

申请日：2010-02-24

申请人： Chih-Hsiang HUANG ,  Chia-Pin LIN

发明人： Chih-Hsiang HUANG ,  Chia-Pin LIN

IPC分类号： H01L27/088 ,  H01L21/28

CPC分类号： H01L21/76224 ,  H01L21/823431 ,  H01L29/66795 ,  H01L29/7843 ,  H01L29/7853

摘要： An integrated circuit device includes a gate region extending above a semiconductor substrate and extending in a first longitudinal direction. A first fin has a first sidewall that extends in a second longitudinal direction above the semiconductor substrate such that the first fin intersects the gate region. A second fin has a second sidewall extending in the second direction above the semiconductor substrate such that the second fin intersects the gate region. A shallow trench isolation (STI) region is formed in the semiconductor substrate between the first and second sidewalls of the first and second fins. A conductive layer disposed over the first insulating layer and over top surfaces of the first and second fins. A first insulating layer is disposed between an upper surface of the STI region and a lower surface of the conductive layer to separate the STI region from the conductive layer.

摘要翻译： 集成电路器件包括在半导体衬底上延伸并在第一纵向方向上延伸的栅极区域。 第一翅片具有第一侧壁，其在半导体衬底上方的第二纵向方向上延伸，使得第一鳍片与栅极区域相交。 第二鳍片具有在半导体衬底上方的第二方向上延伸的第二侧壁，使得第二鳍片与栅极区域相交。 在第一和第二鳍片的第一和第二侧壁之间的半导体衬底中形成浅沟槽隔离（STI）区域。 布置在所述第一绝缘层之上和所述第一和第二鳍片的顶表面之上的导电层。 第一绝缘层设置在STI区的上表面和导电层的下表面之间，以将STI区与导电层分离。