公开(公告)号：US20080253482A1

公开(公告)日：2008-10-16

申请号：US12073196

申请日：2008-03-03

申请人： Chih-Yu Lee ,  Yong-Nien Rao ,  Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

发明人： Chih-Yu Lee ,  Yong-Nien Rao ,  Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

IPC分类号： H03K9/00 ,  H04L27/00

CPC分类号： H04L25/0292 ,  H04L25/0272

摘要： A receiving circuit is provided for receiving a data signal and a clock signal, which are RSDS signals, and outputting an output data signal to a data driver. The receiving circuit includes a data comparator, a data intermediate circuit, a clock comparator, a clock intermediate, and a flip-flop. The data comparator, driven with a data bias current, receives the data signal, and outputs a compared data signal. The clock comparator, driven with a clock bias current, receives the clock signal, and outputs a compared clock signal. The flip-flop receives the compared data signal via the data intermediate circuit and the compared clock signal via the clock intermediate circuit. The phase difference between the compared data signal and the compared clock signal is improved by adjusting the data and the clock bias currents.

摘要翻译： 提供接收电路，用于接收作为RSDS信号的数据信号和时钟信号，并将输出数据信号输出到数据驱动器。 接收电路包括数据比较器，数据中间电路，时钟比较器，时钟中间和触发器。 由数据偏置电流驱动的数据比较器接收数据信号，并输出比较的数据信号。 由时钟偏置电流驱动的时钟比较器接收时钟信号，并输出比较的时钟信号。 触发器经由时钟中间电路经由数据中间电路和经比较的时钟信号接收比较的数据信号。 通过调整数据和时钟偏置电流，改善了比较数据信号与比较时钟信号之间的相位差。

公开(公告)号：US07656203B2

公开(公告)日：2010-02-02

申请号：US12073196

申请日：2008-03-03

申请人： Chih-Yu Lee ,  Yong-Nien Rao ,  Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

发明人： Chih-Yu Lee ,  Yong-Nien Rao ,  Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

IPC分类号： H03B1/00

CPC分类号： H04L25/0292 ,  H04L25/0272

摘要： A receiving circuit is provided for receiving a data signal and a clock signal, which are RSDS signals, and outputting an output data signal to a data driver. The receiving circuit includes a data comparator, a data intermediate circuit, a clock comparator, a clock intermediate, and a flip-flop. The data comparator, driven with a data bias current, receives the data signal, and outputs a compared data signal. The clock comparator, driven with a clock bias current, receives the clock signal, and outputs a compared clock signal. The flip-flop receives the compared data signal via the data intermediate circuit and the compared clock signal via the clock intermediate circuit. The phase difference between the compared data signal and the compared clock signal is improved by adjusting the data and the clock bias currents.

摘要翻译： 提供接收电路，用于接收作为RSDS信号的数据信号和时钟信号，并将输出数据信号输出到数据驱动器。 接收电路包括数据比较器，数据中间电路，时钟比较器，时钟中间和触发器。 由数据偏置电流驱动的数据比较器接收数据信号，并输出比较的数据信号。 由时钟偏置电流驱动的时钟比较器接收时钟信号，并输出比较的时钟信号。 触发器经由时钟中间电路经由数据中间电路和经比较的时钟信号接收比较的数据信号。 通过调整数据和时钟偏置电流，可以提高比较数据信号与比较时钟信号之间的相位差。

公开(公告)号：US20080180425A1

公开(公告)日：2008-07-31

申请号：US12010354

申请日：2008-01-24

申请人： Yong-Nien Rao ,  Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

发明人： Yong-Nien Rao ,  Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

IPC分类号： G09G5/00

CPC分类号： G09G3/20 ,  G09G3/3275 ,  G09G3/3688 ,  G09G2310/0245 ,  G09G2310/0275 ,  G09G2320/0233

摘要： A power-on screen pattern correcting apparatus is for correcting start output data of output terminals of a source driver such that a power-on screen pattern of a display is substantially uniform. The correcting apparatus comprises a flip-flop, a first logic unit and a second logic unit. The flip-flop controls a level of an inner signal to be substantially equal to a low signal level in response to a low level of a power start signal. The first logic unit enables a first signal in response to the low level of the inner signal or a low level of a high-impedance control signal. The second logic unit enables a second signal such that the output terminals are coupled to a charge sharing line and the power-on screen pattern is uniform in response to the low level of the inner signal or a low level of a charge-sharing control signal.

摘要翻译： 上电屏幕图案校正装置用于校正源驱动器的输出端的开始输出数据，使得显示器的开机屏幕图案基本上均匀。 校正装置包括触发器，第一逻辑单元和第二逻辑单元。 触发器响应于低电平的功率启动信号而控制内部信号的电平基本上等于低信号电平。 第一逻辑单元响应于内部信号的低电平或高电平的高阻抗控制信号而启用第一信号。 第二逻辑单元启用第二信号，使得输出端耦合到电荷共享线，并且电源屏幕图案响应于内部信号的低电平或电荷共享控制信号的低电平而均匀 。

公开(公告)号：US08004512B2

公开(公告)日：2011-08-23

申请号：US12010354

申请日：2008-01-24

申请人： Yong-Nien Rao ,  Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

发明人： Yong-Nien Rao ,  Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

IPC分类号： G06F3/038

CPC分类号： G09G3/20 ,  G09G3/3275 ,  G09G3/3688 ,  G09G2310/0245 ,  G09G2310/0275 ,  G09G2320/0233

摘要： A power-on screen pattern correcting apparatus is for correcting start output data of output terminals of a source driver such that a power-on screen pattern of a display is substantially uniform. The correcting apparatus comprises a flip-flop, a first logic unit and a second logic unit. The flip-flop controls a level of an inner signal to be substantially equal to a low signal level in response to a low level of a power start signal. The first logic unit enables a first signal in response to the low level of the inner signal or a low level of a high-impedance control signal. The second logic unit enables a second signal such that the output terminals are coupled to a charge sharing line and the power-on screen pattern is uniform in response to the low level of the inner signal or a low level of a charge-sharing control signal.

摘要翻译： 上电屏幕图案校正装置用于校正源驱动器的输出端的开始输出数据，使得显示器的开机屏幕图案基本上均匀。 校正装置包括触发器，第一逻辑单元和第二逻辑单元。 触发器响应于低电平的功率启动信号而控制内部信号的电平基本上等于低信号电平。 第一逻辑单元响应于内部信号的低电平或高电平的高阻抗控制信号而启用第一信号。 第二逻辑单元启用第二信号，使得输出端耦合到电荷共享线，并且电源屏幕图案响应于内部信号的低电平或电荷共享控制信号的低电平而均匀 。

公开(公告)号：US07664219B2

公开(公告)日：2010-02-16

申请号：US12073197

申请日：2008-03-03

申请人： Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

发明人： Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

IPC分类号： G11C19/00

CPC分类号： H03K3/35625 ,  H03K3/356156

摘要： A flip-flop is provided. The flip-flop is used in a shift register in a source driver. The flip-flop is used to receive a first clock signal, an input signal and output an output signal. The output signal is fed back to the flip-flop. The flip-flop includes a flop core for receiving the input signal and output the output signal. When the input signal and the output signal are all disabled, the flop core is disabled to function. When the input signal or the output signal is enabled, the flop core is enabled to function to output the output signal.

摘要翻译： 提供了一个触发器。 触发器用于源驱动器中的移位寄存器。 触发器用于接收第一时钟信号，输入信号并输出​​输出信号。 输出信号反馈给触发器。 触发器包括用于接收输入信号并输出​​输出信号的触发器芯。 当输入信号和输出信号都被禁用时，触发器内核被禁用。 当输入信号或输出信号被使能时，触发器使能使能输出输出信号。

公开(公告)号：US08786641B2

公开(公告)日：2014-07-22

申请号：US12078993

申请日：2008-04-09

申请人： Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

发明人： Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

IPC分类号： G09G5/10

CPC分类号： H03M1/765 ,  G09G3/3688 ,  G09G2310/027 ,  G09G2310/0289 ,  G09G2320/0276

摘要： A digital-to-analog (D/A) converter comprises a decoder apparatus and an operational amplifier. The decoder apparatus comprises first and second decoder unit. The first decoder unit selects a voltage of first voltage set as first and second voltage in response to a value of first gray level set. The second decoder unit selects first border voltage of second voltage set as the first and the second voltages and second border voltage of that as the first and the second voltages in response to the maximum and the minimum value of second gray level set respectively. The second decoder unit further selects the first and the second boarder voltage as the first and the second voltage respectively in response to an intermediate value of the second gray level set. The operational amplifier generates a pixel voltage having level between the first and the second voltage accordingly.

摘要翻译： 数模（D / A）转换器包括解码器装置和运算放大器。 解码器装置包括第一和第二解码器单元。 第一解码器单元响应于设置的第一灰度级的值选择第一电压的电压作为第一和第二电压。 第二解码器单元响应于分别设置的第二灰度级的最大值和最小值，选择作为第一和第二电压的第一电压和第二电压的第一电压和第二边界电压作为第一和第二电压。 第二解码器单元还响应于第二灰度级的中间值，分别选择第一和第二边缘电压作为第一和第二电压。 运算放大器相应地产生具有在第一和第二电压之间的电平的像素电压。

公开(公告)号：US08659332B2

公开(公告)日：2014-02-25

申请号：US13343572

申请日：2012-01-04

申请人： Ko-Yang Tso ,  Hui-Wen Miao ,  Yann-Hsiung Liang ,  Chin-Chieh Chao ,  Ren-Feng Huang

发明人： Ko-Yang Tso ,  Hui-Wen Miao ,  Yann-Hsiung Liang ,  Chin-Chieh Chao ,  Ren-Feng Huang

IPC分类号： H03L7/06 ,  H03L7/00

CPC分类号： H04L7/0337 ,  H03L7/0812

摘要： A signal circuit includes a clock terminal for transmitting a reference clock and a data terminal for transmitting an input/output data. In an embodiment, the frequency of the reference clock is one-eighth of the bit rate of the input/output data.

摘要翻译： 信号电路包括用于发送参考时钟的时钟端子和用于发送输入/输出数据的数据端子。 在一个实施例中，参考时钟的频率是输入/输出数据的比特率的八分之一。

公开(公告)号：US20120176168A1

公开(公告)日：2012-07-12

申请号：US13343572

申请日：2012-01-04

申请人： Ko-Yang Tso ,  Hui-Wen Miao ,  Yann-Hsiung Liang ,  Chin-Chieh Chao ,  Ren-Feng Huang

发明人： Ko-Yang Tso ,  Hui-Wen Miao ,  Yann-Hsiung Liang ,  Chin-Chieh Chao ,  Ren-Feng Huang

IPC分类号： H03L7/00

CPC分类号： H04L7/0337 ,  H03L7/0812

摘要： A signal circuit includes a clock terminal for transmitting a reference clock and a data terminal for transmitting an input/output data. In an embodiment, the frequency of the reference clock is one-eighth of the bit rate of the input/output data.

摘要翻译： 信号电路包括用于发送参考时钟的时钟端子和用于发送输入/输出数据的数据端子。 在一个实施例中，参考时钟的频率是输入/输出数据的比特率的八分之一。

公开(公告)号：US20080260090A1

公开(公告)日：2008-10-23

申请号：US12078604

申请日：2008-04-02

申请人： Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

发明人： Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

IPC分类号： G11C19/00

CPC分类号： G11C19/00

摘要： A shift register is provided for use in a data driver. The shift register includes a shift registering unit. The shift registering unit selectively receives a clock signal. The shift registering unit includes a flip-flop; and a first selection circuit. The first selection circuit selectively sends the clock signal to the flip-flop according to a first selection signal, wherein before the flip-flop receives a data signal that is enabled, the first selection circuit sends the clock signal to the flip-flop according to the first selection signal so that the flip-flop correctly outputs the enabled data signal according to the clock signal.

摘要翻译： 提供了一种用于数据驱动器的移位寄存器。 移位寄存器包括移位寄存单元。 移位寄存单元有选择地接收时钟信号。 移位寄存单元包括触发器; 和第一选择电路。 第一选择电路根据第一选择信号选择性地将时钟信号发送到触发器，其中在触发器接收到使能的数据信号之前，第一选择电路根据触发器将时钟信号发送到触发器 第一选择信号，使得触发器根据时钟信号正确地输出使能的数据信号。

公开(公告)号：US20080253500A1

公开(公告)日：2008-10-16

申请号：US12073197

申请日：2008-03-03

申请人： Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

发明人： Ko-Yang Tso ,  Hui-Wen Miao ,  Chin-Chieh Chao

IPC分类号： G11C19/00 ,  H03K3/289

CPC分类号： H03K3/35625 ,  H03K3/356156

摘要： A flip-flop is provided. The flip-flop is used in a shift register in a source driver. The flip-flop is used to receive a first clock signal, an input signal and output an output signal. The output signal is fed back to the flip-flop. The flip-flop includes a flop core for receiving the input signal and output the output signal. When the input signal and the output signal are all disabled, the flop core is disabled to function. When the input signal or the output signal is enabled, the flop core is enabled to function to output the output signal.

摘要翻译： 提供了一个触发器。 触发器用于源驱动器中的移位寄存器。 触发器用于接收第一时钟信号，输入信号并输出​​输出信号。 输出信号反馈给触发器。 触发器包括用于接收输入信号并输出​​输出信号的触发器芯。 当输入信号和输出信号都被禁用时，触发器内核被禁用。 当输入信号或输出信号被使能时，触发器使能使能输出输出信号。