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27 条记录 (耗时 0.031 秒)

    CAPACITY REGISTER FILE
    8.
    发明申请
    CAPACITY REGISTER FILE 有权
    容量寄存器文件

    公开(公告)号：US20090150649A1

    公开(公告)日：2009-06-11

    申请号：US11953444

    申请日：2007-12-10

    申请人： Jaume Abella ,  Javier Carretero Casado ,  Pedro Chaparro Monferrer ,  Xavier Vera

    发明人： Jaume Abella ,  Javier Carretero Casado ,  Pedro Chaparro Monferrer ,  Xavier Vera

    IPC分类号： G06F9/30

    CPC分类号： G11C8/04 ,  G06F9/30112 ,  G06F9/3012 ,  G06F9/30141 ,  G06F9/384

    摘要： An apparatus for storing X-bit digitized data, the register file comprising: a plurality of registers each register configured for storing X bits, wherein each register is partitioned into Y sub-registers such that each sub-register stores at least X/Y bits, and wherein at least one extra X/Y-bit sub-register is incorporated in each register to provide redundancy in the number of sub-registers for a total of at least Y+1 sub-registers per register, so that if a first sub-register in a first register includes faulty bits, data destined for storage in the first sub-register is stored in a second sub-register, in the first register, that does not include faulty bits.

    摘要翻译： 一种用于存储X位数字化数据的装置，所述寄存器文件包括：多个寄存器，每个寄存器被配置用于存储X位，其中每个寄存器被划分为Y个子寄存器，使得每个子寄存器至少存储X / Y位 ，并且其中在每个寄存器中并入至少一个额外的X / Y位子寄存器，以为每个寄存器总共至少Y + 1个子寄存器提供子寄存器数量的冗余，使得如果第一 第一寄存器中的子寄存器包括有故障位，第一子寄存器中存储的数据存储在第一寄存器中，不包括错误位。

    On-line testing for decode logic
    10.
    发明授权
    On-line testing for decode logic 有权
    在线测试解码逻辑

    公开(公告)号：US08069376B2

    公开(公告)日：2011-11-29

    申请号：US12469605

    申请日：2009-05-20

    申请人： Pedro Chaparro Monferrer ,  Jaume Abella ,  Xavier Vera ,  Javier Carretero Casado

    发明人： Pedro Chaparro Monferrer ,  Jaume Abella ,  Xavier Vera ,  Javier Carretero Casado

    IPC分类号： G06F11/00

    CPC分类号： G06F9/30145 ,  G06F9/3861 ,  G06F11/2236

    摘要： Methods and apparatuses for on-line testing for decode logic are presented. In one embodiment, a processor comprises translation logic to decode an instruction to micro-operations and extraction logic to determine first information about numbers of occurrences of fields in the micro-operations. In one embodiment, the processor further comprises verification logic to indicate whether the decoding results of the instruction are accurate based at least on the first information.

    摘要翻译： 介绍了用于解码逻辑的在线测试的方法和设备。 在一个实施例中，处理器包括翻译逻辑以将指令解码为微操作和提取逻辑，以确定关于微操作中字段出现次数的第一信息。 在一个实施例中，处理器还包括验证逻辑，以至少基于第一信息来指示指令的解码结果是否准确。