公开(公告)号：US20120228716A1

公开(公告)日：2012-09-13

申请号：US13478400

申请日：2012-05-23

申请人： Eric C. T. Harley ,  Judson R. Holt ,  Dominic J. Schepis ,  Michael D. Steigerwalt ,  Linda Black ,  Rick Carter

发明人： Eric C. T. Harley ,  Judson R. Holt ,  Dominic J. Schepis ,  Michael D. Steigerwalt ,  Linda Black ,  Rick Carter

IPC分类号： H01L27/092

CPC分类号： H01L21/823814 ,  H01L21/823807 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/66636 ,  H01L29/7848

摘要： A structure including an NFET having an embedded silicon germanium (SiGe) plug in a channel of the NFET; a PFET having a SiGe channel; and a trench isolation between the NFET and the PFET, wherein the NFET and the PFET are devoid of SiGe epitaxial growth edge effects.

摘要翻译： 包括在NFET的沟道中具有嵌入硅锗（SiGe）插头的NFET的结构; 具有SiGe沟道的PFET; 以及在NFET和PFET之间的沟槽隔离，其中NFET和PFET没有SiGe外延生长边缘效应。

公开(公告)号：US08232186B2

公开(公告)日：2012-07-31

申请号：US12128955

申请日：2008-05-29

申请人： Eric C. T. Harley ,  Judson R. Holt ,  Dominic J. Schepis ,  Michael D. Steigerwalt ,  Linda Black ,  Rick Carter

发明人： Eric C. T. Harley ,  Judson R. Holt ,  Dominic J. Schepis ,  Michael D. Steigerwalt ,  Linda Black ,  Rick Carter

IPC分类号： H01L21/20

CPC分类号： H01L21/823814 ,  H01L21/823807 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/66636 ,  H01L29/7848

摘要： Methods of integrating reverse embedded silicon germanium (SiGe) on an NFET and SiGe channel on a PFET, and a related structure are disclosed. One method may include providing a substrate including an NFET area and a PFET area; performing a single epitaxial growth of a silicon germanium (SiGe) layer over the substrate; forming an NFET in the NFET area, the NFET including a SiGe plug in a channel thereof formed from the SiGe layer; and forming a PFET in the PFET area, the PFET including a SiGe channel formed from the SiGe layer. As an option, the SiGe layer over the PFET area may be thinned.

摘要翻译： 公开了在NFET和PFET上的SiGe沟道上集成反向嵌入硅锗（SiGe）的方法和相关结构。 一种方法可以包括提供包括NFET区域和PFET区域的衬底; 在衬底上执行硅锗（SiGe）层的单个外延生长; 在NFET区域中形成NFET，NFET在由SiGe层形成的沟道中包括SiGe插塞; 以及在PFET区中形成PFET，PFET包括由SiGe层形成的SiGe沟道。 作为选择，PFET区域上的SiGe层可能变薄。

公开(公告)号：US20090294801A1

公开(公告)日：2009-12-03

申请号：US12128955

申请日：2008-05-29

申请人： Eric C. T. Harley ,  Judson R. Holt ,  Dominic J. Schepis ,  Michael D. Steigerwalt ,  Linda Black ,  Rick Carter

发明人： Eric C. T. Harley ,  Judson R. Holt ,  Dominic J. Schepis ,  Michael D. Steigerwalt ,  Linda Black ,  Rick Carter

IPC分类号： H01L27/092 ,  H01L21/205 ,  H01L21/8238

CPC分类号： H01L21/823814 ,  H01L21/823807 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/66636 ,  H01L29/7848

摘要： Methods of integrating reverse embedded silicon germanium (SiGe) on an NFET and SiGe channel on a PFET, and a related structure are disclosed. One method may include providing a substrate including an NFET area and a PFET area; performing a single epitaxial growth of a silicon germanium (SiGe) layer over the substrate; forming an NFET in the NFET area, the NFET including a SiGe plug in a channel thereof formed from the SiGe layer; and forming a PFET in the PFET area, the PFET including a SiGe channel formed from the SiGe layer. As an option, the SiGe layer over the PFET area may be thinned.

摘要翻译： 公开了在NFET和PFET上的SiGe沟道上集成反向嵌入硅锗（SiGe）的方法和相关结构。 一种方法可以包括提供包括NFET区域和PFET区域的衬底; 在衬底上执行硅锗（SiGe）层的单个外延生长; 在NFET区域中形成NFET，NFET在由SiGe层形成的沟道中包括SiGe插塞; 以及在PFET区中形成PFET，PFET包括由SiGe层形成的SiGe沟道。 作为选择，PFET区域上的SiGe层可能变薄。

公开(公告)号：US08361859B2

公开(公告)日：2013-01-29

申请号：US12942289

申请日：2010-11-09

申请人： Thomas N. Adam ,  Stephen W. Bedell ,  Abhishek Dube ,  Eric C. T. Harley ,  Judson R. Holt ,  Alexander Reznicek ,  Devendra K. Sadana ,  Dominic J. Schepis ,  Matthew W. Stoker ,  Keith H. Tabakman

发明人： Thomas N. Adam ,  Stephen W. Bedell ,  Abhishek Dube ,  Eric C. T. Harley ,  Judson R. Holt ,  Alexander Reznicek ,  Devendra K. Sadana ,  Dominic J. Schepis ,  Matthew W. Stoker ,  Keith H. Tabakman

IPC分类号： H01L21/8238

CPC分类号： H01L29/78 ,  H01L21/28525 ,  H01L21/76805 ,  H01L21/76877 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823871 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

摘要： An embedded, strained epitaxial semiconductor material, i.e., an embedded stressor element, is formed at the footprint of at least one pre-fabricated field effect transistor that includes at least a patterned gate stack, a source region and a drain region. As a result, the metastability of the embedded, strained epitaxial semiconductor material is preserved and implant and anneal based relaxation mechanisms are avoided since the implants and anneals are performed prior to forming the embedded, strained epitaxial semiconductor material.

摘要翻译： 在至少一个预制的场效应晶体管的覆盖区上形成嵌入的应变外延半导体材料，即嵌入的应力元件，该至少一个预制的场效应晶体管至少包括图案化的栅叠层，源极区和漏极区。 结果，保留嵌入的应变外延半导体材料的亚稳态，并且避免基于植入和退火的松弛机制，因为在形成嵌入的应变外延半导体材料之前执行注入和退火。

公开(公告)号：US20090152590A1

公开(公告)日：2009-06-18

申请号：US11955488

申请日：2007-12-13

申请人： Thomas N. Adam ,  Linda Black ,  Huajie Chen ,  Dureseti Chidambarrao ,  Robert E. Davis ,  Judson R. Holt ,  Randolph F. Knarr ,  Christian Lavoie ,  Robert J. Purtell ,  Dominic J. Schepis

发明人： Thomas N. Adam ,  Linda Black ,  Huajie Chen ,  Dureseti Chidambarrao ,  Robert E. Davis ,  Judson R. Holt ,  Randolph F. Knarr ,  Christian Lavoie ,  Robert J. Purtell ,  Dominic J. Schepis

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/7848 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66636

摘要： A method of forming a semiconductor device including forming a second deposit of silicon-germanium on a first deposit of silicon-germanium, the first deposit formed in a conduction terminal region of a substrate of the semiconductor device and having a first percentage of germanium, and the second deposit having a second percentage of germanium that is less than the first percentage and supports forming a silicide deposit on the second deposit. A structure is also provided.

摘要翻译： 一种形成半导体器件的方法，包括在硅 - 锗的第一沉积物上形成硅 - 锗的第二沉积物，所述第一沉积物形成在所述半导体器件的衬底的导电末端区域中并且具有第一百分比的锗，以及 所述第二沉积物具有小于所述第一百分比的第二百分比的锗，并且在所述第二沉积物上支持形成硅化物沉积物。 还提供了一种结构。

公开(公告)号：US07381623B1

公开(公告)日：2008-06-03

申请号：US11623882

申请日：2007-01-17

申请人： Huajie Chen ,  Judson R. Holt ,  Kern Rim ,  Dominic J. Schepis

发明人： Huajie Chen ,  Judson R. Holt ,  Kern Rim ,  Dominic J. Schepis

IPC分类号： H01L21/8234 ,  H01L21/336 ,  H01L21/331 ,  H01L21/36

CPC分类号： H01L21/823864 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823468 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

摘要： The embodiments of the invention provide a method, etc. for a pre-epitaxial disposable spacer integration scheme with very low temperature selective epitaxy for enhanced device performance. More specifically, one method begins by forming a first gate and a second gate on a substrate. Next, an oxide layer is formed on the first and second gates; and, a nitride layer is formed on the oxide layer. Portions of the nitride layer proximate the first gate, portions of the oxide layer proximate the first gate, and portions of the substrate proximate the first gate are removed so as to form source and drain recesses proximate the first gate. Following this, the method removes remaining portions of the nitride layer, including exposing remaining portions of the oxide layer. The removal of the remaining portions of the nitride layer only exposes the remaining portions of the oxide layer and the source and drain recesses.

摘要翻译： 本发明的实施例提供了一种用于具有非常低的温度选择性外延的预外延一次性间隔物集成方案的方法等，以增强器件性能。 更具体地，一种方法是通过在衬底上形成第一栅极和第二栅极开始的。 接下来，在第一和第二栅极上形成氧化物层; 并且在氧化物层上形成氮化物层。 接近第一栅极的氮化物层的部分，靠近第一栅极的氧化物层的部分以及靠近第一栅极的衬底的部分被去除，以便形成靠近第一栅极的源极和漏极。 接下来，该方法去除氮化物层的剩余部分，包括暴露氧化物层的剩余部分。 去除氮化物层的剩余部分仅暴露氧化物层和源极和漏极凹槽的剩余部分。

公开(公告)号：US20120181631A1

公开(公告)日：2012-07-19

申请号：US13431328

申请日：2012-03-27

申请人： Stephen W. Bedell ,  Ashima B. Chakravarti ,  Michael P. Chudzik ,  Judson R. Holt ,  Dominic J. Schepis

发明人： Stephen W. Bedell ,  Ashima B. Chakravarti ,  Michael P. Chudzik ,  Judson R. Holt ,  Dominic J. Schepis

IPC分类号： H01L29/78

CPC分类号： H01L29/1054 ,  H01L21/0237 ,  H01L21/02532 ,  H01L21/02612 ,  H01L29/6659 ,  H01L29/66651 ,  H01L29/7833

摘要： Various techniques for changing the workfunction of the substrate by using a SiGe channel which, in turn, changes the bandgap favorably for a p-type metal oxide semiconductor field effect transistors (pMOSFETs) are disclosed. In the various techniques, a SiGe film that includes a low doped SiGe region above a more highly doped SiGe region to allow the appropriate threshold voltage (Vt) for pMOSFET devices while preventing pitting, roughness and thinning of the SiGe film during subsequent cleans and processing is provided.

摘要翻译： 公开了通过使用SiGe通道来改变衬底的功函数的各种技术，其又有利于改变p型金属氧化物半导体场效应晶体管（pMOSFET）的带隙。 在各种技术中，SiGe膜包括在更高掺杂的SiGe区域上方的低掺杂SiGe区域，以允许pMOSFET器件的适当阈值电压（Vt），同时防止随后的清洁和处理期间SiGe膜的点蚀，粗糙度和变薄 被提供。

公开(公告)号：US20120112208A1

公开(公告)日：2012-05-10

申请号：US12942289

申请日：2010-11-09

申请人： THOMAS N. ADAM ,  Stephen W. Bedell ,  Abhishek Dube ,  Eric C.T. Harley ,  Judson R. Holt ,  Alexander Reznicek ,  Devendra K. Sadana ,  Dominic J. Schepis ,  Matthew W. Stoker ,  Keith H. Tabakman

发明人： THOMAS N. ADAM ,  Stephen W. Bedell ,  Abhishek Dube ,  Eric C.T. Harley ,  Judson R. Holt ,  Alexander Reznicek ,  Devendra K. Sadana ,  Dominic J. Schepis ,  Matthew W. Stoker ,  Keith H. Tabakman

IPC分类号： H01L29/772 ,  H01L29/24 ,  H01L21/336

CPC分类号： H01L29/78 ,  H01L21/28525 ,  H01L21/76805 ,  H01L21/76877 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823871 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

摘要： An embedded, strained epitaxial semiconductor material, i.e., an embedded stressor element, is formed at the footprint of at least one pre-fabricated field effect transistor that includes at least a patterned gate stack, a source region and a drain region. As a result, the metastability of the embedded, strained epitaxial semiconductor material is preserved and implant and anneal based relaxation mechanisms are avoided since the implants and anneals are performed prior to forming the embedded, strained epitaxial semiconductor material.

摘要翻译： 在至少一个预制的场效应晶体管的覆盖区上形成嵌入的应变外延半导体材料，即嵌入的应力元件，该至少一个预制的场效应晶体管至少包括图案化的栅叠层，源极区和漏极区。 结果，保留嵌入的应变外延半导体材料的亚稳态，并且避免基于植入和退火的松弛机制，因为在形成嵌入的应变外延半导体材料之前执行注入和退火。

公开(公告)号：US07682915B2

公开(公告)日：2010-03-23

申请号：US12100644

申请日：2008-04-10

申请人： Huajie Chen ,  Judson R. Holt ,  Kern Rim ,  Dominic J. Schepis

发明人： Huajie Chen ,  Judson R. Holt ,  Kern Rim ,  Dominic J. Schepis

IPC分类号： H01L21/336

CPC分类号： H01L21/823864 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823468 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

摘要： The embodiments of the invention provide a method, etc. for a pre-epitaxial disposable spacer integration scheme with very low temperature selective epitaxy for enhanced device performance. More specifically, one method begins by forming a first gate and a second gate on a substrate. Next, an oxide layer is formed on the first and second gates; and, a nitride layer is formed on the oxide layer. Portions of the nitride layer proximate the first gate, portions of the oxide layer proximate the first gate, and portions of the substrate proximate the first gate are removed so as to form source and drain recesses proximate the first gate. Following this, the method removes remaining portions of the nitride layer, including exposing remaining portions of the oxide layer. The removal of the remaining portions of the nitride layer only exposes the remaining portions of the oxide layer and the source and drain recesses.

摘要翻译： 本发明的实施例提供了一种用于具有非常低的温度选择性外延的预外延一次性间隔物集成方案的方法等，以增强器件性能。 更具体地，一种方法是通过在衬底上形成第一栅极和第二栅极开始的。 接下来，在第一和第二栅极上形成氧化物层; 并且在氧化物层上形成氮化物层。 接近第一栅极的氮化物层的部分，靠近第一栅极的氧化物层的部分以及靠近第一栅极的衬底的部分被去除，以便形成靠近第一栅极的源极和漏极。 接下来，该方法去除氮化物层的剩余部分，包括暴露氧化物层的剩余部分。 去除氮化物层的剩余部分仅暴露氧化物层和源极和漏极凹槽的剩余部分。

公开(公告)号：US08575655B2

公开(公告)日：2013-11-05

申请号：US13431328

申请日：2012-03-27

申请人： Stephen W. Bedell ,  Ashima B. Chakravarti ,  Michael P. Chudzik ,  Judson R. Holt ,  Dominic J. Schepis

发明人： Stephen W. Bedell ,  Ashima B. Chakravarti ,  Michael P. Chudzik ,  Judson R. Holt ,  Dominic J. Schepis

IPC分类号： H01L29/66

CPC分类号： H01L29/1054 ,  H01L21/0237 ,  H01L21/02532 ,  H01L21/02612 ,  H01L29/6659 ,  H01L29/66651 ,  H01L29/7833

摘要： Various techniques for changing the workfunction of the substrate by using a SiGe channel which, in turn, changes the bandgap favorably for a p-type metal oxide semiconductor field effect transistors (pMOSFETs) are disclosed. In the various techniques, a SiGe film that includes a low doped SiGe region above a more highly doped SiGe region to allow the appropriate threshold voltage (Vt) for pMOSFET devices while preventing pitting, roughness and thinning of the SiGe film during subsequent cleans and processing is provided.

摘要翻译： 公开了通过使用SiGe通道来改变衬底的功函数的各种技术，其又有利于改变p型金属氧化物半导体场效应晶体管（pMOSFET）的带隙。 在各种技术中，SiGe膜包括在更高掺杂的SiGe区域上方的低掺杂SiGe区域，以允许pMOSFET器件的适当阈值电压（Vt），同时防止随后的清洁和处理期间SiGe膜的点蚀，粗糙度和变薄 被提供。