公开(公告)号：US20100271858A1

公开(公告)日：2010-10-28

申请号：US12768363

申请日：2010-04-27

申请人： Eric Scott Carman ,  Michael A. Van Buskirk ,  Yogesh Luthra

发明人： Eric Scott Carman ,  Michael A. Van Buskirk ,  Yogesh Luthra

IPC分类号： G11C5/06 ,  G11C7/00

CPC分类号： H01L27/0664 ,  G11C5/025 ,  G11C5/06 ,  G11C5/063 ,  G11C7/00 ,  G11C8/08 ,  G11C8/10 ,  G11C11/4074 ,  G11C11/4094 ,  G11C2211/4016 ,  H01L29/7302 ,  H01L29/732

摘要： Techniques for providing a direct injection semiconductor memory device having ganged carrier injection lines are disclosed. In one particular exemplary embodiment, the techniques may be realized as an apparatus including a first region coupled to a bit line and a second region coupled to a source line. The apparatus may also comprise a body region spaced apart from and capacitively coupled to a word line, wherein the body region is electrically floating and disposed between the first region and the second region. The apparatus may further comprise a third region coupled to a constant voltage source via a carrier injection line configured to inject charges into the body region through the second region.

摘要翻译： 公开了一种用于提供具有联动载体注入管线的直接注入半导体存储器件的技术。 在一个特定示例性实施例中，技术可以被实现为包括耦合到位线的第一区域和耦合到源极线的第二区域的装置。 该装置还可以包括与字线间隔开并电容耦合到字线的主体区域，其中主体区域电浮动并且设置在第一区域和第二区域之间。 该装置还可以包括经由载体注入管线耦合到恒定电压源的第三区域，其被配置为通过第二区域将电荷注入体区域。

公开(公告)号：US5929478A

公开(公告)日：1999-07-27

申请号：US886746

申请日：1997-07-02

申请人： Patrice Michael Parris ,  Yee-Chaung See ,  Irenee M. Pages ,  Juan Buxo ,  Eric Scott Carman ,  Thierry Michel Sicard ,  Quang Xuan Nguyen

发明人： Patrice Michael Parris ,  Yee-Chaung See ,  Irenee M. Pages ,  Juan Buxo ,  Eric Scott Carman ,  Thierry Michel Sicard ,  Quang Xuan Nguyen

IPC分类号： H01L21/8247 ,  H01L27/115 ,  H01L29/76 ,  H01L29/792 ,  H01L29/88

CPC分类号： H01L27/11558 ,  H01L27/115 ,  H01L27/11521

摘要： A single level gate NVM device (20) includes a floating gate FET (11) and a capacitor (12) fabricated in two P-wells (27, 28) formed in an N-epitaxial layer (22) on a P-substrate (21). P+ sinkers (29, 31) and N-type buried layers (25, 26) provide isolation between the two P-wells (27, 28). The NVM device (20) is programmed or erased by biasing the FET (11) and the capacitor (12) to move charge carriers onto or away from a conductive layer (36) which serves as a floating gate (14) of the FET (11). Data is read from the NVM device (20) by sensing a current flowing in the FET (11) while applying a reading voltage to the capacitor (12).

摘要翻译： 单级门NVM器件（20）包括在形成在P衬底上的N外延层（22）中的两个P阱（27,28）中制造的浮栅FET（11）和电容器（12） 21）。 P +沉降片（29,31）和N型掩埋层（25,26）提供两个P阱（27,28）之间的隔离。 通过偏置FET（11）和电容器（12）来将NVM器件（20）编程或擦除，以将电荷载流子移动到或用作FET的浮置栅极（14）的导电层（36） 11）。 通过感测在FET（11）中流动的电流同时向电容器（12）施加读取电压，从NVM器件（20）读取数据。

公开(公告)号：US06882582B2

公开(公告)日：2005-04-19

申请号：US10362467

申请日：2002-03-29

申请人： Thierry Sicard ,  Eric Scott Carman

发明人： Thierry Sicard ,  Eric Scott Carman

IPC分类号： G05F3/26 ,  G11C16/04 ,  G11C27/00 ,  H03F1/30 ,  H03F3/343 ,  G11C7/00

CPC分类号： G11C7/04 ,  G11C16/0441 ,  G11C27/005

摘要： A voltage reference circuit (40) is provided for producing a low temperature-coefficient analogue trim value. A pair of EEPROMs (50 and 60) are arranged such that the trim value is the difference between two EEPROM transistor threshold voltages. The substantially temperature dependent components of threshold voltage cancel out leaving only the substantially temperature independent trim value. Therefor the temperature coefficient of the voltage reference circuit (40) is negligible.

摘要翻译： 提供了一个用于产生低温度系数模拟调整值的电压参考电路（40）。 一对EEPROM（50和60）被布置成使得修整值是两个EEPROM晶体管阈值电压之间的差。 阈值电压的实质上依赖于温度的分量抵消，仅留下基本上温度无关的微调值。 因此，电压基准电路（40）的温度系数可以忽略不计。