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    CONFIGURABLE DELAY CELL
    1.
    发明申请
    CONFIGURABLE DELAY CELL 有权
    可配置延迟电池

    公开(公告)号：US20160292333A1

    公开(公告)日：2016-10-06

    申请号：US14675757

    申请日：2015-04-01

    申请人： GOURAV KAPOOR ,  Gaurav Gupta ,  Syed Shakir Iqbal

    发明人： GOURAV KAPOOR ,  Gaurav Gupta ,  Syed Shakir Iqbal

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5031 ,  G06F17/5072 ,  G06F17/5077

    摘要： A configurable delay cell for an integrated circuit includes a CMOS inverter and first through fourth transistors. A drain of the third transistor is connected to a drain of the fourth transistor for generating an output signal. A connection between an output terminal of the CMOS inverter and a source of the first transistor, a connection between the output terminal of the CMOS inverter and a drain of the second transistor, and a connection between the source of the first transistor and the drain of the second transistor are configurable, using an electronic design automation (EDA) tool, for achieving first, second, third, fourth, and fifth delay values. The resulting delay value can be programmed by making changes only in one or more of the metal layers of the integrated circuit.

    摘要翻译： 用于集成电路的可配置延迟单元包括CMOS反相器和第一至第四晶体管。 第三晶体管的漏极连接到第四晶体管的漏极，用于产生输出信号。 CMOS反相器的输出端子与第一晶体管的源极之间的连接，CMOS反相器的输出端子与第二晶体管的漏极之间的连接以及第一晶体管的源极和漏极之间的连接 第二晶体管是可配置的，使用电子设计自动化（EDA）工具来实现第一，第二，第三，第四和第五延迟值。 可以通过仅在集成电路的一个或多个金属层中进行改变来编程所得到的延迟值。

    Configurable delay cell
    2.
    发明授权
    Configurable delay cell 有权
    可配置的延迟单元

    公开(公告)号：US09569570B2

    公开(公告)日：2017-02-14

    申请号：US14675757

    申请日：2015-04-01

    申请人： Gourav Kapoor ,  Gaurav Gupta ,  Syed Shakir Iqbal

    发明人： Gourav Kapoor ,  Gaurav Gupta ,  Syed Shakir Iqbal

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5031 ,  G06F17/5072 ,  G06F17/5077

    摘要： A configurable delay cell for an integrated circuit includes a CMOS inverter and first through fourth transistors. A drain of the third transistor is connected to a drain of the fourth transistor for generating an output signal. A connection between an output terminal of the CMOS inverter and a source of the first transistor, a connection between the output terminal of the CMOS inverter and a drain of the second transistor, and a connection between the source of the first transistor and the drain of the second transistor are configurable, using an electronic design automation (EDA) tool, for achieving first, second, third, fourth, and fifth delay values. The resulting delay value can be programmed by making changes only in one or more of the metal layers of the integrated circuit.

    摘要翻译： 用于集成电路的可配置延迟单元包括CMOS反相器和第一至第四晶体管。 第三晶体管的漏极连接到第四晶体管的漏极，用于产生输出信号。 CMOS反相器的输出端子与第一晶体管的源极之间的连接，CMOS反相器的输出端子与第二晶体管的漏极之间的连接以及第一晶体管的源极和漏极之间的连接 第二晶体管是可配置的，使用电子设计自动化（EDA）工具来实现第一，第二，第三，第四和第五延迟值。 可以通过仅在集成电路的一个或多个金属层中进行改变来编程所得到的延迟值。

    Multiplexer circuit
    3.
    发明授权
    Multiplexer circuit 有权
    多路复用器电路

    公开(公告)号：US09366725B1

    公开(公告)日：2016-06-14

    申请号：US14642768

    申请日：2015-03-10

    申请人： Gourav Kapoor ,  Preeti Agarwal ,  Gaurav Gupta

    发明人： Gourav Kapoor ,  Preeti Agarwal ,  Gaurav Gupta

    IPC分类号： H03K17/00 ,  G01R31/3177 ,  G01R31/317 ,  H03K19/094

    CPC分类号： H03K19/09429 ,  G01R31/31721 ,  G01R31/3187 ,  H03K17/693

    摘要： A two-input multiplexer includes first, second, and third CMOS inverters, a transmission gate, and a tri-state inverter. The first CMOS inverter receives a select signal and outputs an inverted select signal. The second CMOS inverter receives a first input signal and outputs an inverted first input signal. The transmission gate receives the select signal, the inverted first input signal, and the inverted select signal, and outputs the inverted first input signal. The tri-state inverter receives the second input signal, the inverted select signal, and the select signal, and generates an inverted second input signal. The third CMOS inverter receives one of the inverted first and second input signals, and outputs one of the first and second input signals, respectively.

    摘要翻译： 双输入多路复用器包括第一，第二和第三CMOS反相器，传输门和三态反相器。 第一CMOS反相器接收选择信号并输出​​反相选择信号。 第二CMOS反相器接收第一输入信号并输出​​反相的第一输入信号。 传输门接收选择信号，反相第一输入信号和反相选择信号，并输出反相第一输入信号。 三态逆变器接收第二输入信号，反相选择信号和选择信号，并产生反相第二输入信号。 第三CMOS反相器接收反相第一和第二输入信号中的一个，并分别输出第一和第二输入信号之一。

    CONFIGURABLE FLIP-FLOP CIRCUIT
    4.
    发明申请
    CONFIGURABLE FLIP-FLOP CIRCUIT 有权
    可配置FLIP-FLOP电路

    公开(公告)号：US20150188545A1

    公开(公告)日：2015-07-02

    申请号：US14141469

    申请日：2013-12-27

    申请人： Gaurav Gupta ,  Shiva Belwal ,  Ashish Goel

    发明人： Gaurav Gupta ,  Shiva Belwal ,  Ashish Goel

    IPC分类号： H03K19/173 ,  H03K3/037

    CPC分类号： H03K19/1733 ,  H03K3/037 ,  H03K3/356026 ,  H03K3/35606 ,  H03K3/356078 ,  H03K19/1736

    摘要： A configurable flip-flop circuit has modifiable connections between its circuit elements that allow it to be modified for primary and secondary uses. For example, the flip-flop circuit can be modified to provide secondary functions of NOR and NAND gates during an implementation of an ECO. At other times, the flip-flop circuit can be used to deliver normal flip-flop functionality. A configurable latch circuit is provided that can be modified to provide an output signal or an inverted output signal. A scan circuit is provided that can provide the functionality of a multiplexer.

    摘要翻译： 可配置的触发器电路在其电路元件之间具有可修改的连接，允许对其进行一次和二次使用的修改。 例如，触发器电路可以被修改以在ECO的实现期间提供NOR和NAND门的次要功能。 在其他时间，触发器电路可用于提供正常的触发器功能。 提供了可配置的锁存电路，其可以被修改以提供输出信号或反相输出信号。 提供了可以提供多路复用器的功能的扫描电路。

    Integrated circuit design verification system
    6.
    发明授权
    Integrated circuit design verification system 有权
    集成电路设计验证系统

    公开(公告)号：US08645897B1

    公开(公告)日：2014-02-04

    申请号：US13735054

    申请日：2013-01-07

    申请人： Nandini ,  Gaurav Gupta ,  Rohit Srivastava

    发明人： Nandini ,  Gaurav Gupta ,  Rohit Srivastava

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5022 ,  G06F2217/66

    摘要： An integrated circuit (IC) design verification system includes a memory for storing an IC design and a processor in communication with the memory. The IC design includes multiple IP cores and the design verification apparatus includes multiple verification modules. The processor configures a first set of connections between the IP cores and the verification modules based on a first connection database and verifies each IP core independently using the first set of connections. Thereafter, the processor configures a second set of connections between the IP cores and the verification modules based on a second connection database generated based on the first connection database, and verifies the multiple IP cores together using the second set of connections.

    摘要翻译： 集成电路（IC）设计验证系统包括用于存储IC设计的存储器和与存储器通信的处理器。 IC设计包括多个IP核，设计验证装置包括多个验证模块。 处理器基于第一连接数据库配置IP核和验证模块之间的第一组连接，并使用第一组连接独立地验证每个IP核。 此后，处理器基于基于第一连接数据库生成的第二连接数据库来配置IP核和验证模块之间的第二组连接，并且使用第二组连接来验证多个IP内核。

    Resilient plug connector
    7.
    发明授权
    Resilient plug connector 失效
    弹性插头连接器

    公开(公告)号：US08226422B2

    公开(公告)日：2012-07-24

    申请号：US12975676

    申请日：2010-12-22

    申请人： Pongpinit Towashiraporn ,  Paul B. Crosbie ,  Gaurav Gupta ,  Maninder S. Sehmbey ,  Michael F. Spence

    发明人： Pongpinit Towashiraporn ,  Paul B. Crosbie ,  Gaurav Gupta ,  Maninder S. Sehmbey ,  Michael F. Spence

    IPC分类号： H01R12/00

    CPC分类号： H01R13/04 ,  H01R13/41

    摘要： An improved plug connector (100) is disclosed. It includes: a generally U-shaped contact (102) including a first vertical leg (104), a second vertical leg (106) and a horizontal leg (108) connecting the first vertical leg (104)and the second vertical leg (106), the first vertical leg (104) being longer than the second vertical leg (106); and a retention block 110 connected to both sides (112) and (114) of the horizontal leg (108) configured to support the U-shaped contact (102).This design can stand up to the harsh environment that it will be exposed to and will provide improved resistance to failure.

    摘要翻译： 公开了改进的插头连接器（100）。 它包括：大致U形的接触件（102），包括第一垂直腿部（104），第二垂直腿部（106）和连接第一垂直腿部（104）和第二垂直腿部（106）的水平腿部 ），所述第一垂直腿（104）比所述第二垂直腿（106）长; 以及连接到所述水平腿部（108）的两侧（112）和（114）的保持块110，所述水平腿部构造成支撑所述U形接触件（102）。所述设计可以抵抗将暴露于其的恶劣环境 并将提供改善的故障抵抗力。

    Method and system for biometric authentication
    8.
    发明授权
    Method and system for biometric authentication 有权
    生物认证方法和系统

    公开(公告)号：US08041956B1

    公开(公告)日：2011-10-18

    申请号：US12857337

    申请日：2010-08-16

    申请人： Conor Robert White ,  Michael Peirce ,  Gaurav Gupta

    发明人： Conor Robert White ,  Michael Peirce ,  Gaurav Gupta

    IPC分类号： G06F21/00

    CPC分类号： H04L63/0861 ,  G06F21/32 ,  G06F2221/2115 ,  G06F2221/2117 ,  G06K9/00073 ,  G06K9/00093 ,  G06K9/72

    摘要： A method of authentication is provided that includes capturing biometric data for a desired biometric type from an individual, determining an algorithm for converting the biometric data into authentication words, converting the captured biometric data into authentication words in accordance with the determined algorithm, including the authentication words in a probe, and comparing the probe against identity records stored in a server system. Each of the identity records includes enrollment biometric words of an individual obtained during enrollment. Moreover, the method includes identifying at least one of the identity records as a potential matching identity record when at least one of the authentication words included in the probe matches at least one of the enrollment biometric words included in the at least one identity record, and generating a list of potential matching identity records.

    摘要翻译： 提供了一种认证方法，其包括从个体捕获期望的生物特征类型的生物特征数据，确定用于将生物统计数据转换成认证字的算法，根据所确定的算法将捕获的生物统计数据转换成认证字，包括认证 探针中的单词，以及将探针与存储在服务器系统中的身份记录进行比较。 每个身份记录包括在注册期间获得的个人的登记生物特征词。 而且，当包括在探测器中的认证字中的至少一个与至少一个身份记录中包括的登记生物识别词中的至少一个匹配时，该方法包括将身份记录中的至少一个标识为潜在的匹配身份记录，以及 生成潜在的匹配身份记录列表。

    Shadow pipeline in an auxiliary processor unit controller
    9.
    发明授权
    Shadow pipeline in an auxiliary processor unit controller 有权
    阴影管线在辅助处理器单元控制器中

    公开(公告)号：US07788470B1

    公开(公告)日：2010-08-31

    申请号：US12057353

    申请日：2008-03-27

    申请人： Kathryn S. Purcell ,  Ahmad R. Ansari ,  Gaurav Gupta

    发明人： Kathryn S. Purcell ,  Ahmad R. Ansari ,  Gaurav Gupta

    IPC分类号： G06F9/00

    CPC分类号： G06F9/3855 ,  G06F9/3857 ,  G06F9/3877

    摘要： A method and controller for supporting out of order execution of instructions is described. A microprocessor is coupled to a coprocessor via a controller. Instructions are received by the microprocessor and the controller. Indices respectively associated with the instructions are generated by the microprocessor, and the instructions are popped from the first queue for execution by the coprocessor. The controller includes a first queue and a second queue. The instructions and the indices are queued in the first queue, and this first queuing includes steering the instructions and the indices associated therewith to respective first register locations while maintaining association between the instructions and the indices. The instructions may be popped off the first queue out of order with respect to an order in which the instructions are received into the first queue.

    摘要翻译： 描述了用于支持指令执行不正常的方法和控制器。 微处理器经由控制器耦合到协处理器。 微处理器和控制器接收到指令。 分别与指令相关联的指示由微处理器产生，并且指令从第一个队列弹出，以供协处理器执行。 控制器包括第一队列和第二队列。 指令和索引在第一队列中排队，并且该第一排队包括将指令和与其相关联的索引转向相应的第一注册位置，同时保持指令和索引之间的关联。 相对于其中指令被接收到第一队列中的顺序，指令可以从第一队列中弹出。