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    Conditioning operations for memory cells
    1.
    发明授权
    Conditioning operations for memory cells 失效
    存储单元的调节操作

    公开(公告)号：US07646625B2

    公开(公告)日：2010-01-12

    申请号：US11778786

    申请日：2007-07-17

    申请人： Jan Boris Philipp ,  Thomas Happ ,  Thomas Nirschl

    发明人： Jan Boris Philipp ,  Thomas Happ ,  Thomas Nirschl

    IPC分类号： G11C11/00

    CPC分类号： G11C13/0007 ,  G11C11/5614 ,  G11C11/5678 ,  G11C11/5685 ,  G11C13/0004 ,  G11C13/0011 ,  G11C13/0069 ,  G11C2013/0076 ,  G11C2013/0083 ,  G11C2213/31 ,  G11C2213/32

    摘要： One embodiment of the invention relates to a method for conditioning resistive memory cells of a memory array with a number of reliable resistance ranges, where each reliable resistance range corresponds to a different data state. In the method, group of at least one resistive memory cell is accessed, which group includes at least one unreliable cell. At least one pulse is applied to the at least one unreliable cell to shift at least one resistance respectively associated with the at least one unreliable cell to the highest of the reliable resistance ranges. Other methods and systems are also disclosed.

    摘要翻译： 本发明的一个实施例涉及一种用于调节具有多个可靠电阻范围的存储器阵列的电阻性存储单元的方法，其中每个可靠的电阻范围对应于不同的数据状态。 在该方法中，访问至少一个电阻性存储器单元的组，该组包括至少一个不可靠单元。 至少一个脉冲被施加到所述至少一个不可靠的单元，以将至少一个不可靠单元相关联的至少一个电阻移动到可靠电阻范围的最高值。 还公开了其它方法和系统。

    CONDITIONING OPERATIONS FOR MEMORY CELLS
    4.
    发明申请
    CONDITIONING OPERATIONS FOR MEMORY CELLS 失效
    记忆细胞的调节操作

    公开(公告)号：US20090003035A1

    公开(公告)日：2009-01-01

    申请号：US11778786

    申请日：2007-07-17

    申请人： Jan Boris Philipp ,  Thomas Happ ,  Thomas Nirschl

    发明人： Jan Boris Philipp ,  Thomas Happ ,  Thomas Nirschl

    IPC分类号： G11C11/00

    CPC分类号： G11C13/0007 ,  G11C11/5614 ,  G11C11/5678 ,  G11C11/5685 ,  G11C13/0004 ,  G11C13/0011 ,  G11C13/0069 ,  G11C2013/0076 ,  G11C2013/0083 ,  G11C2213/31 ,  G11C2213/32

    摘要： One embodiment of the invention relates to a method for conditioning resistive memory cells of a memory array with a number of reliable resistance ranges, where each reliable resistance range corresponds to a different data state. In the method, group of at least one resistive memory cell is accessed, which group includes at least one unreliable cell. At least one pulse is applied to the at least one unreliable cell to shift at least one resistance respectively associated with the at least one unreliable cell to the highest of the reliable resistance ranges. Other methods and systems are also disclosed.

    摘要翻译： 本发明的一个实施例涉及一种用于调节具有多个可靠电阻范围的存储器阵列的电阻性存储单元的方法，其中每个可靠的电阻范围对应于不同的数据状态。 在该方法中，访问至少一个电阻性存储器单元的组，该组包括至少一个不可靠单元。 至少一个脉冲被施加到至少一个不可靠的单元，以将至少一个不可靠单元相关联的至少一个电阻移动到可靠电阻范围的最高位置。 还公开了其它方法和系统。

    MEMORY INCLUDING WRITE CIRCUIT FOR PROVIDING MULTIPLE RESET PULSES
    6.
    发明申请
    MEMORY INCLUDING WRITE CIRCUIT FOR PROVIDING MULTIPLE RESET PULSES 失效
    存储器，包括用于提供多个复位脉冲的写入电路

    公开(公告)号：US20080273371A1

    公开(公告)日：2008-11-06

    申请号：US11744487

    申请日：2007-05-04

    申请人： Jan Boris Philipp ,  Thomas Happ ,  Thomas Nirschl

    发明人： Jan Boris Philipp ,  Thomas Happ ,  Thomas Nirschl

    IPC分类号： G11C11/00

    CPC分类号： G11C13/0061 ,  G11C13/0004 ,  G11C13/0069 ,  G11C2013/0092

    摘要： An integrated circuit includes an array of resistive memory cells having varying critical dimensions and a write circuit. The write circuit is configured to reset a selected memory cell by applying a first pulse having a first amplitude and a second pulse having a second amplitude less than the first amplitude to the selected memory cell.

    摘要翻译： 集成电路包括具有变化的临界尺寸的电阻式存储单元阵列和写入电路。 写入电路被配置为通过将具有第一幅度的第一脉冲和具有小于第一幅度的第二幅度的第二脉冲施加到所选存储单元来复位所选择的存储单元。

    Memory cell with trigger element
    7.
    发明申请
    Memory cell with trigger element 失效
    具有触发元件的存储单元

    公开(公告)号：US20080123398A1

    公开(公告)日：2008-05-29

    申请号：US11605079

    申请日：2006-11-28

    申请人： Thomas Nirschl ,  Thomas Happ ,  Jan Boris Philipp

    发明人： Thomas Nirschl ,  Thomas Happ ,  Jan Boris Philipp

    IPC分类号： G11C11/00 ,  G11C11/39

    CPC分类号： G11C13/003 ,  G11C13/0004 ,  G11C2213/76

    摘要： A memory device includes a plurality of word lines extending as rows and bit lines extending as columns. A memory cell is coupled between a word line and a bit line, wherein the memory cell includes a unipolar memory element selectively coupled to the bit line via a trigger element.

    摘要翻译： 存储器件包括作为列延伸的行和位线延伸的多个字线。 存储器单元耦合在字线和位线之间，其中存储单元包括经由触发元件选择性地耦合到位线的单极存储器元件。

    INTEGRATED CIRCUIT INCLUDING VERTICAL DIODE
    9.
    发明申请
    INTEGRATED CIRCUIT INCLUDING VERTICAL DIODE 审中-公开
    集成电路，包括垂直二极管

    公开(公告)号：US20080315171A1

    公开(公告)日：2008-12-25

    申请号：US11766217

    申请日：2007-06-21

    申请人： Thomas Happ ,  Thomas Nirschl ,  Jan Boris Philipp

    发明人： Thomas Happ ,  Thomas Nirschl ,  Jan Boris Philipp

    IPC分类号： H01L47/00 ,  H01L21/44

    CPC分类号： H01L27/24 ,  G11C13/0004 ,  G11C2213/72

    摘要： An integrated circuit includes a diode including a first polarity region and a second polarity region. The second polarity region contacts a bottom and sidewalls of the first polarity region. The integrated circuit includes a first electrode coupled to the diode, a second electrode, and resistivity changing material between the first electrode and the second electrode.

    摘要翻译： 集成电路包括具有第一极性区域和第二极性区域的二极管。 第二极性区域接触第一极性区域的底部和侧壁。 集成电路包括耦合到二极管的第一电极，第二电极和在第一电极和第二电极之间的电阻率变化材料。