公开(公告)号：US07871921B2

公开(公告)日：2011-01-18

申请号：US11022240

申请日：2004-12-22

申请人： Jin-Taek Park ,  Jong-Ho Park ,  Sung-Hoi Hur ,  Hyun-Suk Kim

发明人： Jin-Taek Park ,  Jong-Ho Park ,  Sung-Hoi Hur ,  Hyun-Suk Kim

IPC分类号： H01L21/4763

CPC分类号： H01L21/76895 ,  H01L21/76877 ,  H01L23/485

摘要： An interconnection structure for a semiconductor device includes an inter-level insulation layer disposed on a semiconductor substrate. First contact constructions penetrate the inter-level insulation layer. Second contact constructions penetrate the inter-level insulation layer. Metal interconnections connect the first contact constructions to the second contact constructions on the inter-level insulation layer. The first contact constructions include first and second plugs stacked in sequence and the second contact constructions include the second plug.

摘要翻译： 半导体器件的互连结构包括设置在半导体衬底上的级间绝缘层。 第一接触结构穿透层间绝缘层。 第二接触构造穿透层间绝缘层。 金属互连将第一接触结构连接到层间绝缘层上的第二接触结构。 第一接触构造包括依次堆叠的第一和第二插塞，并且第二接触构造包括第二插塞。

公开(公告)号：US20110101439A1

公开(公告)日：2011-05-05

申请号：US12987440

申请日：2011-01-10

申请人： Jin-Taek Park ,  Jong-Ho Park ,  Sung-Hoi Hur ,  Hyun-Suk Kim

发明人： Jin-Taek Park ,  Jong-Ho Park ,  Sung-Hoi Hur ,  Hyun-Suk Kim

IPC分类号： H01L29/78

CPC分类号： H01L21/76895 ,  H01L21/76877 ,  H01L23/485

摘要： An interconnection structure for a semiconductor device includes an inter-level insulation layer disposed on a semiconductor substrate. First contact constructions penetrate the inter-level insulation layer. Second contact constructions penetrate the inter-level insulation layer. Metal interconnections connect the first contact constructions to the second contact constructions on the inter-level insulation layer. The first contact constructions include first and second plugs stacked in sequence and the second contact constructions include the second plug.

摘要翻译： 半导体器件的互连结构包括设置在半导体衬底上的级间绝缘层。 第一接触结构穿透层间绝缘层。 第二接触构造穿透层间绝缘层。 金属互连将第一接触结构连接到层间绝缘层上的第二接触结构。 第一接触构造包括依次堆叠的第一和第二插塞，并且第二接触构造包括第二插塞。

公开(公告)号：US20050250307A1

公开(公告)日：2005-11-10

申请号：US11022240

申请日：2004-12-22

申请人： Jin-Taek Park ,  Jong-Ho Park ,  Sung-Hoi Hur ,  Hyun-Suk Kim

发明人： Jin-Taek Park ,  Jong-Ho Park ,  Sung-Hoi Hur ,  Hyun-Suk Kim

IPC分类号： H01L21/3205 ,  H01L21/4763 ,  H01L21/768

CPC分类号： H01L21/76895 ,  H01L21/76877 ,  H01L23/485

摘要： An interconnection structure for a semiconductor device includes an inter-level insulation layer disposed on a semiconductor substrate. First contact constructions penetrate the inter-level insulation layer. Second contact constructions penetrate the inter-level insulation layer. Metal interconnections connect the first contact constructions to the second contact constructions on the inter-level insulation layer. The first contact constructions include first and second plugs stacked in sequence and the second contact constructions include the second plug.

摘要翻译： 半导体器件的互连结构包括设置在半导体衬底上的级间绝缘层。 第一接触结构穿透层间绝缘层。 第二接触构造穿透层间绝缘层。 金属互连将第一接触结构连接到层间绝缘层上的第二接触结构。 第一接触构造包括依次堆叠的第一和第二插塞，并且第二接触构造包括第二插塞。

公开(公告)号：US20050266634A1

公开(公告)日：2005-12-01

申请号：US11011644

申请日：2004-12-14

申请人： Jin-Taek Park ,  Jung-Dal Choi ,  Jung-Young Lee ,  Hyun-Suk Kim

发明人： Jin-Taek Park ,  Jung-Dal Choi ,  Jung-Young Lee ,  Hyun-Suk Kim

IPC分类号： H01L27/04 ,  H01L21/336 ,  H01L21/44 ,  H01L21/8234 ,  H01L21/8242 ,  H01L21/8244 ,  H01L21/8247 ,  H01L27/06 ,  H01L27/115

CPC分类号： H01L27/115 ,  H01L27/0629 ,  H01L27/11521 ,  H01L27/11524 ,  Y10S438/97

摘要： Methods of fabricating semiconductor devices are provided. Transistors are provided on a semiconductor substrate. A first interlayer insulating layer is provided on the transistors. A second interlayer insulating layer is provided on the first interlayer insulating layer. The second interlayer insulating layer defines a trench such that at least a portion of an upper surface of the first interlayer insulating layer is exposed. A resistor pattern is provided in the trench such that the at least a portion of the resistor pattern contacts the exposed portion of the first interlayer insulating layer. Related methods are also provided.

摘要翻译： 提供制造半导体器件的方法。 晶体管设置在半导体衬底上。 第一层间绝缘层设置在晶体管上。 在第一层间绝缘层上设置第二层间绝缘层。 第二层间绝缘层限定使第一层间绝缘层的上表面的至少一部分露出的沟槽。 电阻图案设置在沟槽中，使得电阻图案的至少一部分接触第一层间绝缘层的暴露部分。 还提供了相关方法。

公开(公告)号：US07195966B2

公开(公告)日：2007-03-27

申请号：US11011644

申请日：2004-12-14

申请人： Jin-Taek Park ,  Jung-Dal Choi ,  Jung-Young Lee ,  Hyun-Suk Kim

发明人： Jin-Taek Park ,  Jung-Dal Choi ,  Jung-Young Lee ,  Hyun-Suk Kim

IPC分类号： H01L21/336

CPC分类号： H01L27/115 ,  H01L27/0629 ,  H01L27/11521 ,  H01L27/11524 ,  Y10S438/97

摘要： Methods of fabricating semiconductor devices are provided. Transistors are provided on a semiconductor substrate. A first interlayer insulating layer is provided on the transistors. A second interlayer insulating layer is provided on the first interlayer insulating layer. The second interlayer insulating layer defines a trench such that at least a portion of an upper surface of the first interlayer insulating layer is exposed. A resistor pattern is provided in the trench such that the at least a portion of the resistor pattern contacts the exposed portion of the first interlayer insulating layer. Related methods are also provided.

摘要翻译： 提供制造半导体器件的方法。 晶体管设置在半导体衬底上。 第一层间绝缘层设置在晶体管上。 在第一层间绝缘层上设置第二层间绝缘层。 第二层间绝缘层限定使第一层间绝缘层的上表面的至少一部分露出的沟槽。 电阻图案设置在沟槽中，使得电阻图案的至少一部分接触第一层间绝缘层的暴露部分。 还提供了相关方法。

公开(公告)号：US20060054953A1

公开(公告)日：2006-03-16

申请号：US11222196

申请日：2005-09-08

申请人： Suk-Joon Son ,  Jin-Taek Park ,  Jong-Ho Park

发明人： Suk-Joon Son ,  Jin-Taek Park ,  Jong-Ho Park

IPC分类号： G03G15/02 ,  H01L29/94

CPC分类号： H01L27/11526 ,  H01L27/0629 ,  H01L27/105 ,  H01L27/11531 ,  H01L28/20

摘要： Memory devices include a semiconductor substrate and a device isolation layer in the substrate and defining a cell region and a resistance region. A resistance pattern is disposed on the device isolation layer in the resistance region. An interlayer insulating layer is on the resistance pattern and a resistance contact hole with a contact plug therein extends through the interlayer insulating layer and exposes the resistance pattern. A conductive pad pattern is interposed between the resistance pattern and the device isolation layer that is electrically connected to the resistance pattern. The conductive pad pattern is positioned between the resistance contact hole and the device isolation layer and has a planar area greater than a planar area of the resistance pattern exposed by the resistance contact hole. The conductive pad pattern and the resistance pattern define a resistor of the memory device having a greater thickness in a region including the conductive pad pattern.

摘要翻译： 存储器件包括衬底中的半导体衬底和器件隔离层，并且限定了单元区域和电阻区域。 电阻图案设置在电阻区域中的器件隔离层上。 层间绝缘层位于电阻图案上，并且其中具有接触插塞的电阻接触孔延伸穿过层间绝缘层并暴露电阻图案。 在电阻图案和电连接到电阻图案的器件隔离层之间插入导电焊盘图案。 导电焊盘图形位于电阻接触孔和器件隔离层之间，并且具有大于由电阻接触孔暴露的电阻图案的平面区域的平面面积。 导电焊盘图案和电阻图案限定了在包括导电焊盘图案的区域中具有更大厚度的存储器件的电阻器。

公开(公告)号：US08045383B2

公开(公告)日：2011-10-25

申请号：US11729169

申请日：2007-03-28

申请人： Jong-Sun Sel ,  Jung-Dal Choi ,  Young-Woo Park ,  Jin-Taek Park

发明人： Jong-Sun Sel ,  Jung-Dal Choi ,  Young-Woo Park ,  Jin-Taek Park

IPC分类号： G11C11/34

CPC分类号： G11C16/0483 ,  G11C16/3427

摘要： A non-volatile memory device may include a semiconductor substrate including an active region at a surface thereof, a first memory cell string on the active region, and a second memory cell string on the active region. The first memory cell string may include a first plurality of word lines crossing the active region between a first ground select line and a first string select line, and about a same first spacing may be provided between adjacent ones of the first plurality of word lines. The second memory cell string may include a second plurality of word lines crossing the active region between a second ground select line and a second string select line, and about the same first spacing may be provided between adjacent ones of the second plurality of word lines. Moreover, the first ground select line may be between the second ground select line and the first plurality of word lines, and the second ground select line may be between the first ground select line and the second plurality of word lines. Moreover, portions of the active region between the first and second ground select lines may be free of word lines, and a second spacing between the first and second ground select lines may be at least about 3 times greater than the first spacing. Related methods are also discussed.

摘要翻译： 非易失性存储器件可以包括半导体衬底，其包括其表面处的有源区，有源区上的第一存储单元串和有源区上的第二存储单元串。 第一存储单元串可以包括与第一地选择线和第一串选择线之间的有源区域交叉的第一多个字线，并且可以在第一多个字线中相邻的字线之间提供约相同的第一间隔。 第二存储单元串可以包括与第二接地选择线和第二串选择线之间的有源区域交叉的第二多个字线，并且可以在相邻的第二多个字线之间提供约相同的第一间隔。 此外，第一接地选择线可以在第二接地选择线和第一多个字线之间，并且第二接地选择线可以在第一接地选择线和第二多个字线之间。 此外，第一和第二接地选择线之间的有源区域的部分可以没有字线，并且第一和第二接地选择线之间的第二间隔可以比第一间隔大至少约3倍。 还讨论了相关方法。

公开(公告)号：US07799645B2

公开(公告)日：2010-09-21

申请号：US12232148

申请日：2008-09-11

申请人： Jung-Dal Choi ,  Young-Woo Park ,  Jin-Taek Park ,  Chung-Il Hyun

发明人： Jung-Dal Choi ,  Young-Woo Park ,  Jin-Taek Park ,  Chung-Il Hyun

IPC分类号： H01L21/8236

CPC分类号： H01L21/8236 ,  H01L27/105 ,  H01L27/11568 ,  H01L27/11573

摘要： An embodiment of a semiconductor device includes a substrate including a cell region and a peripheral region; a cell gate pattern on the cell region; and a peripheral gate pattern on the peripheral region, wherein a first cell insulation layer, a second cell insulation layer, and a third cell insulation layer may be between the substrate and the cell gate pattern, a first peripheral insulation layer, a second peripheral insulation layer, and a third peripheral insulation layer may be between the substrate and the peripheral gate pattern, and the second cell insulation layer and the third cell insulation layer include the same material as the respective second peripheral insulation layer and third peripheral insulation layer.

摘要翻译： 半导体器件的实施例包括：包括单元区域和周边区域的衬底; 单元格区域上的单元格栅图案; 以及周边区域上的外围栅极图案，其中第一电池绝缘层，第二电池绝缘层和第三电池绝缘层可以在衬底和电池栅极图案之间，第一外围绝缘层，第二外围绝缘层 层和第三外围绝缘层可以在基板和外围栅极图案之间，并且第二电池绝缘层和第三电池绝缘层包括与相应的第二外围绝缘层和第三外围绝缘层相同的材料。

公开(公告)号：US20090085096A1

公开(公告)日：2009-04-02

申请号：US12238476

申请日：2008-09-26

申请人： Jin-Taek Park ,  Won-Seok Jung

发明人： Jin-Taek Park ,  Won-Seok Jung

IPC分类号： H01L29/792 ,  H01L21/336

CPC分类号： H01L27/11573 ,  H01L21/31111 ,  H01L21/31144 ,  H01L27/11565

摘要： Provided are nonvolatile memory devices and methods of forming nonvolatile memory devices. Nonvolatile memory devices include a device isolation layer that defines an active region in a substrate. Nonvolatile memory devices further include a first insulating layer, a nonconductive charge storage pattern, a second insulating layer and a control gate line that are sequentially disposed on the active region. The charge storage pattern includes a horizontal portion and a protrusion disposed on an upper portion of an edge of the horizontal portion.

摘要翻译： 提供了非易失性存储器件和形成非易失性存储器件的方法。 非易失性存储器件包括限定衬底中的有源区的器件隔离层。 非易失性存储器件还包括顺序地设置在有源区上的第一绝缘层，非导电电荷存储图案，第二绝缘层和控制栅极线。 电荷存储图案包括水平部分和设置在水平部分的边缘的上部上的突起。

公开(公告)号：US09343452B2

公开(公告)日：2016-05-17

申请号：US14542709

申请日：2014-11-17

申请人： Tae-Hwan Yun ,  Jin-Taek Park

发明人： Tae-Hwan Yun ,  Jin-Taek Park

IPC分类号： H01L27/02 ,  H01L23/495 ,  H01L23/522 ,  H01L23/528 ,  H01L27/105

CPC分类号： H01L27/0207 ,  H01L23/49517 ,  H01L23/5226 ,  H01L23/528 ,  H01L27/105 ,  H01L27/1157 ,  H01L27/11575 ,  H01L27/11582 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device includes a substrate having a cell region and a connection region. A plurality of gate electrodes is stacked in a vertical direction in the cell region of the substrate. Conductive pads that are electrically connected to a peripheral circuit extend horizontally from the gate electrodes to the connection region. The conductive pads form a cascade structure in the connection region. Contact plugs that have different vertical lengths are electrically connected to respective ones of the conductive pads. The conductive pads have contact portions that are thicker in the vertical direction than the gate electrodes.

摘要翻译： 半导体器件包括具有单元区域和连接区域的衬底。 多个栅电极在基板的单元区域中沿垂直方向堆叠。 电连接到外围电路的导电焊盘从栅电极向连接区水平延伸。 导电焊盘在连接区域中形成级联结构。 具有不同垂直长度的接触塞电连接到相应的导电焊盘。 导电焊盘具有在垂直方向上比栅电极更厚的接触部分。