公开(公告)号：US06272597B1

公开(公告)日：2001-08-07

申请号：US09223847

申请日：1998-12-31

申请人： John Wai Cheong Fu ,  Dean A. Mulla ,  Gregory S. Mathews ,  Stuart E. Sailer

发明人： John Wai Cheong Fu ,  Dean A. Mulla ,  Gregory S. Mathews ,  Stuart E. Sailer

IPC分类号： G06F1210

CPC分类号： G06F12/0897

摘要： A novel on-chip cache memory and method of operation are provided which increase microprocessor performance. The on-chip cache memory has two levels. The first level is optimized for low latency and the second level is optimized for capacity. Both levels of cache are pipelined and can support simultaneous dual port accesses. A queuing structure is provided between the first and second level of cache which is used to decouple the faster first level cache from the slower second level cache. The queuing structure is also dual ported. Both levels of cache support non-blocking behavior. When there is a cache miss at one level of cache, both caches can continue to process other cache hits and misses. The first level cache is optimized for integer data. The second level cache can store any data type including floating point. The novel two-level cache system of the present invention provides high performance which emphasizes throughput.

摘要翻译： 提供了一种新颖的片上缓存存储器和操作方法，其提高了微处理器的性能。 片上高速缓存有两个级别。 第一级针对低延迟进行了优化，第二级针对容量进行了优化。 两级缓存都是流水线的，可以同时支持双端口访问。 在第一和第二级缓存之间提供排队结构，其用于将较快的第一级高速缓存与较慢的第二级高速缓存分离。 排队结构也是双端口的。 两级缓存支持非阻塞行为。 当一级缓存中存在高速缓存未命中时，两个缓存都可以继续处理其他缓存命中和丢失。 第一级缓存针对整数数据进行了优化。 第二级缓存可以存储包括浮点的任何数据类型。 本发明的新型二级缓存系统提供了强调吞吐量的高性能。

公开(公告)号：US06418521B1

公开(公告)日：2002-07-09

申请号：US09221230

申请日：1998-12-23

申请人： Gregory S. Mathews ,  Dean A. Mulla ,  John Wai Cheong Fu ,  Stuart E. Sailer

发明人： Gregory S. Mathews ,  Dean A. Mulla ,  John Wai Cheong Fu ,  Stuart E. Sailer

IPC分类号： G06F1208

CPC分类号： G06F12/126 ,  G06F12/1027 ,  G06F2212/681

摘要： A fully-associative translation lookaside buffer structure for a computer system includes a first-level TLB0 memory having a plurality of entries and a second-level TLB1 memory operatively coupled to the first level TLB0 memory. The second-level TLB1 memory also has a plurality of entries. Entries are placed in the TLB0 and TLB1 structure as a result of software controlled translation register operations and hardware controlled translation cache operations. Logic controlling TLB0 treats both operations the same way and uses a hardware replacement algorithm to determine the entry index. Logic controlling TLB1 uses a hardware replacement algorithm to determine the entry index for translation cache entries, and use an index provided within the insertion instruction to determine the entry index for translation register operations.

摘要翻译： 用于计算机系统的全关联翻译后备缓冲器结构包括具有多个条目的第一级TLB0存储器和可操作地耦合到第一级TLB0存储器的第二级TLB1存储器。 第二级TLB1存储器还具有多个条目。 作为软件控制的翻译寄存器操作和硬件控制的转换缓存操作的结果，条目被放置在TLB0和TLB1结构中。 逻辑控制TLB0以相同的方式对待操作，并使用硬件替换算法来确定入口索引。 逻辑控制TLB1使用硬件替换算法来确定转换缓存条目的入口索引，并使用插入指令中提供的索引来确定翻译寄存器操作的条目索引。

公开(公告)号：US06542966B1

公开(公告)日：2003-04-01

申请号：US09118204

申请日：1998-07-16

申请人： John Crawford ,  Gautam Doshi ,  Stuart E. Sailer ,  John Wai Cheong Fu ,  Gregory S. Mathews

发明人： John Crawford ,  Gautam Doshi ,  Stuart E. Sailer ,  John Wai Cheong Fu ,  Gregory S. Mathews

IPC分类号： G06F1212

CPC分类号： G06F12/126

摘要： A method is provided for managing temporal and non-temporal data in the same cache structure. The temporal or non-temporal character of data targeted by a cache access is determined, and a cache entry for the data is identified. When the targeted data is temporal, a replacement priority indicator associated with the identified cache entry is updated to reflect the access. When the targeted data is non temporal, the replacement priority indicator associated with the identified cache entry is preserved. The method may also be implemented by employing a first algorithm to update the replacement priority indicator for temporal data and a second, different algorithm to update the replacement priority indicator for non-temporal data.

摘要翻译： 提供了一种用于管理相同高速缓存结构中的时间和非时间数据的方法。 确定由高速缓存访​​问定向的数据的时间或非时间字符，并且识别数据的高速缓存条目。 当目标数据是时间性时，与所识别的高速缓存条目相关联的替换优先级指示符被更新以反映访问。 当目标数据不是时间时，保留与所识别的高速缓存条目相关联的替换优先级指示符。 该方法还可以通过采用第一算法来更新用于时间数据的替换优先级指示符和第二种不同的算法来更新非时间数据的替换优先级指示符来实现。

公开(公告)号：US06725339B2

公开(公告)日：2004-04-20

申请号：US10061816

申请日：2002-01-31

申请人： John Wai Cheong Fu ,  Dean Ahmad Mulla ,  Gregory S. Mathews ,  Stuart E. Sailer ,  Jeng-Jye Shaw

发明人： John Wai Cheong Fu ,  Dean Ahmad Mulla ,  Gregory S. Mathews ,  Stuart E. Sailer ,  Jeng-Jye Shaw

IPC分类号： G06F1200

CPC分类号： G06F12/0855

摘要： A method is provided for requesting data from a memory. The method includes issuing a plurality of data requests to a data request port for the memory. The plurality of data requests includes at least two ordered data requests. The method includes determining if an earlier one of the ordered data requests corresponds to a miss in the memory, and converting a later one of the ordered data requests to a prefetch in response to the earlier one of the ordered data requests corresponding to a miss in the memory. An apparatus includes a memory having at least one pipelined port for receiving data requests. The port is adapted to determine whether an earlier ordered one of the data requests corresponds to a miss in the memory. The port converts a later ordered one of the data requests to a prefetch in response to determining that the earlier ordered one of the data requests corresponds to a miss in the memory.

摘要翻译： 提供了一种从存储器请求数据的方法。 该方法包括向存储器的数据请求端口发出多个数据请求。 多个数据请求包括至少两个有序数据请求。 所述方法包括确定所述有序数据请求中的较早的一个是否对应于所述存储器中的未命中，以及响应于对应于未命中的所述有序数据请求中的较早的一个，将所述有序数据请求中的后一个转换为预取 记忆。 一种装置包括具有用于接收数据请求的至少一个流水线端口的存储器。 该端口适于确定数据请求中较早订购的数据请求是否对应于存储器中的未命中。 响应于确定早期有序的数据请求对应于存储器中的未命中，端口将稍后排序的数据请求转换为预取。

公开(公告)号：US06427191B1

公开(公告)日：2002-07-30

申请号：US09224420

申请日：1998-12-31

申请人： John Wai Cheong Fu ,  Dean A. Mulla ,  Gregory S. Mathews

发明人： John Wai Cheong Fu ,  Dean A. Mulla ,  Gregory S. Mathews

IPC分类号： G06F1200

CPC分类号： G06F12/0846 ,  G06F12/0855

摘要： A novel on-chip cache memory and method of operation are provided which increase microprocessor performance. The cache design allows two cache requests to be processed simultaneously (dual-ported) and concurrent cache requests to be in-flight (pipelined). The design of the cache allocates a first clock cycle to cache tag and data access and a second cycle is allocated to data manipulation. The memory array circuit design is simplified because the circuits are synchronized to the main processor clock and do not need to use self-timed circuits. The overall logic control scheme is simplified because distinct cycles are allocated to the cache functions.

摘要翻译： 提供了一种新颖的片上缓存存储器和操作方法，其提高了微处理器的性能。 高速缓存设计允许两个缓存请求被同时处理（双端口）和并行缓存请求正在进行中（流水线）。 高速缓存的设计分配了第一个时钟周期来缓存标签和数据访问，第二个周期分配给数据操作。 存储器阵列电路设计被简化，因为电路与主处理器时钟同步，并且不需要使用自定时电路。 总体逻辑控制方案被简化，因为不同的周期被分配给缓存功能。

公开(公告)号：US06381678B2

公开(公告)日：2002-04-30

申请号：US09183519

申请日：1998-10-30

申请人： John Wai Cheong Fu ,  Dean Ahmad Mulla ,  Gregory S. Mathews ,  Stuart E. Sailer ,  Jeng-Jye Shaw

发明人： John Wai Cheong Fu ,  Dean Ahmad Mulla ,  Gregory S. Mathews ,  Stuart E. Sailer ,  Jeng-Jye Shaw

IPC分类号： G06F1200

CPC分类号： G06F12/0855

摘要： A method is provided for requesting data from a memory. The method includes issuing a plurality of data requests to a data request port for the memory. The plurality of data requests includes at least two ordered data requests. The method includes determining if an earlier one of the ordered data requests corresponds to a miss in the memory, and converting a later one of the ordered data requests to a prefetch in response to the earlier one of the ordered data requests corresponding to a miss in the memory. An apparatus includes a memory having at least one pipelined port for receiving data requests. The port is adapted to determine whether an earlier ordered one of the data requests corresponds to a miss in the memory. The port converts a later ordered one of the data requests to a prefetch in response to determining that the earlier ordered one of the data requests corresponds to a miss in the memory.

摘要翻译： 提供了一种从存储器请求数据的方法。 该方法包括向存储器的数据请求端口发出多个数据请求。 多个数据请求包括至少两个有序数据请求。 所述方法包括确定所述有序数据请求中的较早的一个是否对应于所述存储器中的未命中，以及响应于对应于未命中的所述有序数据请求中的较早的一个，将所述有序数据请求中的后一个转换为预取 记忆。 一种装置包括具有用于接收数据请求的至少一个流水线端口的存储器。 该端口适于确定数据请求中较早订购的数据请求是否对应于存储器中的未命中。 响应于确定早期有序的数据请求对应于存储器中的未命中，端口将稍后排序的数据请求转换为预取。

公开(公告)号：US6067656A

公开(公告)日：2000-05-23

申请号：US985536

申请日：1997-12-05

申请人： Stefan Rusu ,  John Wai Cheong Fu ,  Simon M. Tam

发明人： Stefan Rusu ,  John Wai Cheong Fu ,  Simon M. Tam

IPC分类号： G06F11/10

CPC分类号： G06F11/1064

摘要： The invention comprises, in one aspect, a content addressable memory array having a plurality of memory locations to store tag words. The content addressable memory array includes a parity encoder and a parity comparator. The parity encoder has a first input terminal to receive an input data signal and a first output terminal to deliver a signal representative of the parity of the input data signal. The parity comparator has a second input terminal, a third input terminal connected to the first output terminal, and a plurality of memory cells to store original parities of the tag words. The parity comparator compares the original parity of a first tag word to the parity of the input data signal in response to a receiving a match signal. The content addressable memory array includes a fourth input terminal to receive the input data signal, and a second output terminal to send the match signal in response to one of the tag words matching the input data signal. The second output terminal connects to the second input terminal.

摘要翻译： 本发明在一个方面包括具有存储标签词的多个存储器位置的内容可寻址存储器阵列。 内容可寻址存储器阵列包括奇偶编码器和奇偶校验比较器。 奇偶校验编码器具有用于接收输入数据信号的第一输入端和用于传送表示输入数据信号的奇偶性的信号的第一输出端。 奇偶校验比较器具有第二输入端子，连接到第一输出端子的第三输入端子以及多个存储器单元，用于存储标签字的原始奇偶校验。 奇偶校验比较器响应于接收到匹配信号而将第一标签字的原始奇偶校验与输入数据信号的奇偶性进行比较。 内容可寻址存储器阵列包括用于接收输入数据信号的第四输入端子和响应于与输入数据信号匹配的标签字之一发送匹配信号的第二输出端子。 第二输出端子连接到第二输入端子。

公开(公告)号：US06226763B1

公开(公告)日：2001-05-01

申请号：US09126029

申请日：1998-07-29

申请人： John Wai Cheong Fu ,  Dean Ahmad Mulla

发明人： John Wai Cheong Fu ,  Dean Ahmad Mulla

IPC分类号： H02H305

CPC分类号： G06F11/1064 ,  G06F12/0802

摘要： A method and apparatus for performing cache accesses. A comparator is coupled to a cache and a lookup parity bit line to perform error detection.

摘要翻译： 一种用于执行高速缓存访​​问的方法和装置。 比较器耦合到高速缓存和查找奇偶校验位线以执行错误检测。

公开(公告)号：US6134636A

公开(公告)日：2000-10-17

申请号：US151740

申请日：1998-09-11

申请人： Gregory Scott Mathews ,  John Wai Cheong Fu ,  Dean Ahmad Mulla

发明人： Gregory Scott Mathews ,  John Wai Cheong Fu ,  Dean Ahmad Mulla

IPC分类号： G06F12/12 ,  G06F12/00 ,  G06F12/14

CPC分类号： G06F12/124 ,  G06F12/126 ,  G06F12/128

摘要： A method and apparatus for storing, locking, and unlocking data in a memory array. The memory array includes a first line to store a first type of data while the first line is unlocked during a first period of time and to store a second type of data while the first line is locked during a subsequent second period of time. The memory array further includes a second line to store the second type of data while the second line is locked during the first period of time and to store the first type of data while the second line is unlocked during the second period of time.

摘要翻译： 一种用于在存储器阵列中存储，锁定和解锁数据的方法和装置。 存储器阵列包括用于存储第一类型的数据的第一行，而第一行在第一时间段期间被解锁并且在第一行在随后的第二时间段期间被锁定时存储第二类型的数据。 存储器阵列还包括用于存储第二类型的数据的第二行，而在第一时间段期间第二行被锁定并且在第二时间段期间第二行被解锁时存储第一类型的数据。