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16 条记录 (耗时 0.027 秒)

    Early exception detection
    1.
    发明授权
    Early exception detection 有权
    早期异常检测

    公开(公告)号：US07272705B2

    公开(公告)日：2007-09-18

    申请号：US11135862

    申请日：2005-05-23

    申请人： Juan G. Revilla ,  Ravi P. Singh ,  Charles P. Roth

    发明人： Juan G. Revilla ,  Ravi P. Singh ,  Charles P. Roth

    IPC分类号： G06F11/00

    CPC分类号： G06F9/3865 ,  G06F9/30149 ,  G06F9/3816 ,  G06F9/3836

    摘要： A programmable processor is adapted to detect exception conditions associated with one or more instructions before the instructions are executed. The detected exception conditions may be stored with the one or more instructions in a prefetch unit. Then, the exception conditions may be issued in parallel with the issuance of the instructions.

    摘要翻译： 可编程处理器适于在执行指令之前检测与一个或多个指令相关联的异常情况。 检测到的异常条件可以与预取单元中的一个或多个指令一起存储。 然后，异常条件可以与发布指令并行发布。

    Processor reset and instruction fetches
    5.
    发明授权
    Processor reset and instruction fetches 有权
    处理器复位和指令提取

    公开(公告)号：US06789187B2

    公开(公告)日：2004-09-07

    申请号：US09738082

    申请日：2000-12-15

    申请人： Ravi P. Singh ,  Charles P. Roth ,  Ravi Kolagotla ,  Juan G. Revilla

    发明人： Ravi P. Singh ,  Charles P. Roth ,  Ravi Kolagotla ,  Juan G. Revilla

    IPC分类号： G06F15177

    CPC分类号： G06F9/3802 ,  G06F1/24 ,  G06F9/3861

    摘要： In one embodiment, a method is disclosed for holding instruction fetch requests of a processor in an extended reset. Fetch requests are disabled when the processor undergoes a reset. When the reset is completed, fetch requests remain disabled when the instruction memory is being loaded. When loading of the instruction memory is completed, fetch requests are enabled.

    摘要翻译： 在一个实施例中，公开了一种用于在扩展复位中保持处理器的指令提取请求的方法。 当处理器进行复位时，提取请求被禁用。 复位完成后，当指令存储器加载时，提取请求保持禁用。 当指令存储器的加载完成时，启用提取请求。

    Merged array controller and processing element
    7.
    发明授权
    Merged array controller and processing element 有权
    合并阵列控制器和处理元件

    公开(公告)号：US06219776B1

    公开(公告)日：2001-04-17

    申请号：US09169072

    申请日：1998-10-09

    申请人： Gerald G. Pechanek ,  Juan G. Revilla

    发明人： Gerald G. Pechanek ,  Juan G. Revilla

    IPC分类号： G06F1300

    CPC分类号： G06F9/3885 ,  G06F9/3012 ,  G06F9/30145 ,  G06F9/30189 ,  G06F9/3887 ,  G06F15/17343 ,  G06F15/8007

    摘要： A highly parallel data processing system includes an array of n processing elements (PEs) and a controller sequence processor (SP) wherein at least one PE is combined with the controller SP to create a Dynamic Merged Processor (DP) which supports two modes of operation. In its first mode of operation, the DP acts as one of the PEs in the array and participates in the execution of single-instruction-multiple-data (SIMD) instructions. In the second mode of operation, the DP acts as the controlling element for the array of PEs and executes non-array instructions. To support these two modes of operation, the DP includes a plurality of execution units and two general-purpose register files. The execution units are “shared” in that they can execute instructions in either mode of operation. With very long instruction word (VLIW) capability, both modes of operation can be in effect on a cycle by cycle basis for every VLIW executed. This structure allows the controlling element in a highly parallel SIMD processor to be reused as one of the processing elements in the array to reduce the overall number of transistors and wires in the SIMD processor while maintaining its capabilities and performance.

    摘要翻译： 高度并行的数据处理系统包括n个处理元件（PE）和控制器序列处理器（SP）的阵列，其中至少一个PE与控制器SP组合以创建支持两种操作模式的动态合并处理器（DP） 。 在其第一种操作模式中，DP充当阵列中的PE之一，并参与执行单指令多数据（SIMD）指令。 在第二种操作模式中，DP充当PE阵列的控制元件，并执行非阵列指令。 为了支持这两种操作模式，DP包括多个执行单元和两个通用寄存器文件。 执行单元是“共享的”，因为它们可以在任一操作模式下执行指令。 具有非常长的指令字（VLIW）能力，两种操作模式可以在执行的每个VLIW的基础上逐周期生效。 这种结构允许高度并行的SIMD处理器中的控制元件被重新用作阵列中的处理元件之一，以在保持其能力和性能的同时减少SIMD处理器中的晶体管和导线的总数。

    Peak power reduction when updating future file
    9.
    发明授权
    Peak power reduction when updating future file 有权
    更新未来文件时峰值功耗降低

    公开(公告)号：US07124285B2

    公开(公告)日：2006-10-17

    申请号：US09823276

    申请日：2001-03-29

    申请人： Ryo Inoue ,  Juan G. Revilla

    发明人： Ryo Inoue ,  Juan G. Revilla

    IPC分类号： G06F15/00

    CPC分类号： G06F9/3836 ,  G06F9/3857 ,  G06F9/3863

    摘要： In one implementation, a programmable processor is adapted to include a first set of registers and a second set of registers. The first set of registers may have a future file, and the second set of registers may be architectural registers. Following a termination of an instruction in the processor, the future file may be restored with values in the second set of registers. The future file is restored over more than one clock cycle.

    摘要翻译： 在一个实现中，可编程处理器适于包括第一组寄存器和第二组寄存器。 第一组寄存器可能有一个未来的文件，第二组寄存器可以是架构寄存器。 在处理器中的指令终止之后，可以使用第二组寄存器中的值来恢复将来的文件。 未来文件将在多个时钟周期内恢复。

    Data processing system and method for providing memory access protection using transparent translation registers and default attribute bits
    10.
    发明授权
    Data processing system and method for providing memory access protection using transparent translation registers and default attribute bits 失效
    使用透明翻译寄存器和默认属性位提供存储器访问保护的数据处理系统和方法

    公开(公告)号：US5623636A

    公开(公告)日：1997-04-22

    申请号：US149496

    申请日：1993-11-09

    申请人： Juan G. Revilla ,  Art Parmet

    发明人： Juan G. Revilla ,  Art Parmet

    IPC分类号： G06F12/02 ,  G06F12/14 ,  G06F12/08

    CPC分类号： G06F12/1441

    摘要： A data processing system (10 or 28) and method uses a memory management unit (MMU 14). The processor has two privileged modes of operations, such as a user mode and a supervisor mode of operation. The MMU 14 has a first mode of operation wherein logical address translation is performed via cache accesses and tablewalks, and a second mode of operation. The second mode of operation involves providing translation attribute bits from one of either a first transparent translation register (TTR 16), a second transparent translation register (TTR 18), or a default location (22). The TTRs (16 and 18) can each map different address spaces and different addressed memory sizes and the default location (22) covers all memory that is not mapped by one of the TTRs (16 or 18). The default location (22) is programmable, provides write protection, and provides attribute bits independent from the privilege mode.

    摘要翻译： 数据处理系统（10或28）和方法使用存储器管理单元（MMU 14）。 处理器具有两种特权操作模式，例如用户模式和主管操作模式。 MMU 14具有第一操作模式，其中通过高速缓存访​​问和行进行进行逻辑地址转换，以及第二操作模式。 第二操作模式涉及从第一透明转换寄存器（TTR 16），第二透明转换寄存器（TTR18）或默认位置（22）之一提供转换属性位。 TTR（16和18）可以各自映射不同的地址空间和不同的寻址存储器大小，并且默认位置（22）覆盖未被TTR之一（16或18）映射的所有存储器。 默认位置（22）是可编程的，提供写保护，并提供与特权模式无关的属性位。