公开(公告)号：US20070258075A1

公开(公告)日：2007-11-08

申请号：US11790175

申请日：2007-04-24

申请人： Ki-Chul Kim ,  Hong-Jae Shin ,  Nae-In Lee

发明人： Ki-Chul Kim ,  Hong-Jae Shin ,  Nae-In Lee

IPC分类号： G03B27/52

CPC分类号： H01L21/68721

摘要： A semiconductor wafer processing apparatus may include a chuck and/or a focus ring. The chuck may be configured to hold a wafer. The focus ring may be disposed surrounding a rim of the chuck. The focus ring may include a first section formed of a first material and a second section formed of a second material. The first material and the second material may have different conductivities. A method of forming a semiconductor wafer processing apparatus may include forming a first section of a focus ring from a first material, forming a second section of the focus ring from a second material having a different conductivity than the first material, combining the first and second sections to form a focus ring, and/or arranging the focus ring so as to surround a chuck.

摘要翻译： 半导体晶片处理装置可以包括卡盘和/或聚焦环。 卡盘可以被配置成保持晶片。 聚焦环可以围绕卡盘的边缘设置。 聚焦环可以包括由第一材料形成的第一部分和由第二材料形成的第二部分。 第一材料和第二材料可以具有不同的电导率。 形成半导体晶片处理装置的方法可以包括从第一材料形成聚焦环的第一部分，从具有不同于第一材料的导电率的第二材料形成聚焦环的第二部分，将第一和第二部分 形成聚焦环，和/或配置聚焦环以围绕卡盘。

公开(公告)号：US06998309B2

公开(公告)日：2006-02-14

申请号：US10786239

申请日：2004-02-24

申请人： In-Wook Cho ,  Nae-In Lee ,  Kwang-Wook Koh ,  Geum-Jong Bae ,  Sang-Su Kim ,  Jin-Hee Kim ,  Sung-Ho Kim ,  Ki-Chul Kim

发明人： In-Wook Cho ,  Nae-In Lee ,  Kwang-Wook Koh ,  Geum-Jong Bae ,  Sang-Su Kim ,  Jin-Hee Kim ,  Sung-Ho Kim ,  Ki-Chul Kim

IPC分类号： H01L21/336

CPC分类号： H01L27/115 ,  H01L27/11568 ,  Y10S438/954

摘要： A method of manufacturing a non-volatile semiconductor memory device begins by forming a dielectric layer pattern having an ONO composition on a substrate. A polysilicon layer is formed on the substrate including over the dielectric layer pattern. The polysilicon layer is patterned to form a split polysilicon layer pattern that exposes part of the dielectric layer pattern. The exposed dielectric layer is etched, and then impurities are implanted into portions of the substrate using the split polysilicon layer pattern as a mask to thereby form a source region having a vertical profile in the substrate.

摘要翻译： 制造非易失性半导体存储器件的方法是通过在衬底上形成具有ONO组成的电介质层图案而开始的。 在包括在电介质层图案上的衬底上形成多晶硅层。 图案化多晶硅层以形成暴露部分介电层图案的分裂多晶硅层图案。 暴露的电介质层被蚀刻，然后使用分离多晶硅层图案作为掩模将杂质注入到衬底的部分中，从而在衬底中形成具有垂直轮廓的源区。

公开(公告)号：US20050186734A1

公开(公告)日：2005-08-25

申请号：US10786239

申请日：2004-02-24

申请人： In-Wook Cho ,  Nae-In Lee ,  Kwang-Wook Koh ,  Geun-Jong Bae ,  Sang-Su Kim ,  Jin-Hee Kim ,  Sung-Ho Kim ,  Ki-Chul Kim

发明人： In-Wook Cho ,  Nae-In Lee ,  Kwang-Wook Koh ,  Geun-Jong Bae ,  Sang-Su Kim ,  Jin-Hee Kim ,  Sung-Ho Kim ,  Ki-Chul Kim

IPC分类号： H01L27/10 ,  H01L21/336 ,  H01L21/8246 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L27/115 ,  H01L27/11568 ,  Y10S438/954

摘要： A method of manufacturing a non-volatile semiconductor memory device begins by forming a dielectric layer pattern having an ONO composition on a substrate. A polysilicon layer is formed on the substrate including over the dielectric layer pattern. The polysilicon layer is patterned to form a split polysilicon layer pattern that exposes part of the dielectric layer pattern. The exposed dielectric layer is etched, and then impurities are implanted into portions of the substrate using the split polysilicon layer pattern as a mask to thereby form a source region having a vertical profile in the substrate.

摘要翻译： 制造非易失性半导体存储器件的方法是通过在衬底上形成具有ONO组成的电介质层图案而开始的。 在包括在电介质层图案上的衬底上形成多晶硅层。 图案化多晶硅层以形成暴露部分介电层图案的分裂多晶硅层图案。 暴露的电介质层被蚀刻，然后使用分离多晶硅层图案作为掩模将杂质注入到衬底的部分中，从而在衬底中形成具有垂直轮廓的源区。

公开(公告)号：US20050122783A1

公开(公告)日：2005-06-09

申请号：US10916716

申请日：2004-08-12

申请人： Ki-Chul Kim ,  Nae-In Lee ,  Geum-Jong Bae

发明人： Ki-Chul Kim ,  Nae-In Lee ,  Geum-Jong Bae

IPC分类号： G11C16/04 ,  G11C16/14 ,  H01L21/28 ,  H01L21/336 ,  H01L29/423

CPC分类号： G11C16/14 ,  G11C16/0416 ,  G11C16/0425 ,  G11C16/0466 ,  H01L21/28282 ,  H01L29/42332 ,  H01L29/66833

摘要： Methods of erasing a non-volatile memory device having discrete charge trap sites between a semiconductor substrate and a gate include applying a negative voltage to a gate at least partially spaced apart from a semiconductor substrate by a charge storage layer providing discrete charge trap sites. A first positive voltage is applied to a source formed in the semiconductor substrate adjacent to one sidewall of the gate. A second positive voltage, which is equal to or less than the first positive voltage, is applied to a drain formed in the semiconductor substrate adjacent to the gate and located opposite the source.

摘要翻译： 擦除在半导体衬底和栅极之间具有离散电荷陷阱位置的非易失性存储器件的方法包括通过提供离散电荷陷阱位置的电荷存储层将至少部分地与半导体衬底间隔开的栅极施加负电压。 第一正电压施加到与栅极的一个侧壁相邻的半导体衬底中形成的源。 将等于或小于第一正电压的第二正电压施加到与栅极相邻并位于与源相对的半导体衬底中形成的漏极。

公开(公告)号：US07092298B2

公开(公告)日：2006-08-15

申请号：US10916716

申请日：2004-08-12

申请人： Ki-Chul Kim ,  Nae-In Lee ,  Geum-Jong Bae

发明人： Ki-Chul Kim ,  Nae-In Lee ,  Geum-Jong Bae

IPC分类号： G11C16/04

CPC分类号： G11C16/14 ,  G11C16/0416 ,  G11C16/0425 ,  G11C16/0466 ,  H01L21/28282 ,  H01L29/42332 ,  H01L29/66833

摘要： Methods of erasing a non-volatile memory device having discrete charge trap sites between a semiconductor substrate and a gate include applying a negative voltage to a gate at least partially spaced apart from a semiconductor substrate by a charge storage layer providing discrete charge trap sites. A first positive voltage is applied to a source formed in the semiconductor substrate adjacent to one sidewall of the gate. A second positive voltage, which is equal to or less than the first positive voltage, is applied to a drain formed in the semiconductor substrate adjacent to the gate and located opposite the source.

摘要翻译： 擦除在半导体衬底和栅极之间具有离散电荷陷阱位置的非易失性存储器件的方法包括通过提供离散电荷陷阱位置的电荷存储层将至少部分地与半导体衬底间隔开的栅极施加负电压。 第一正电压施加到与栅极的一个侧壁相邻的半导体衬底中形成的源。 将等于或小于第一正电压的第二正电压施加到与栅极相邻并位于与源相对的半导体衬底中形成的漏极。

公开(公告)号：US07060563B2

公开(公告)日：2006-06-13

申请号：US10953553

申请日：2004-09-30

申请人： Geum-Jong Bae ,  Nae-In Lee ,  Sang Su Kim ,  Ki Chul Kim ,  Jin-Hee Kim ,  In-Wook Cho ,  Sung-Ho Kim ,  Kwang-Wook Koh

发明人： Geum-Jong Bae ,  Nae-In Lee ,  Sang Su Kim ,  Ki Chul Kim ,  Jin-Hee Kim ,  In-Wook Cho ,  Sung-Ho Kim ,  Kwang-Wook Koh

IPC分类号： H01L21/8247

CPC分类号： H01L29/792 ,  H01L29/7923 ,  Y10S438/954

摘要： A local SONOS structure having a two-piece gate and a self-aligned ONO structure includes: a substrate; an ONO structure on the substrate; a first gate layer on and aligned with the ONO structure; a gate insulator on the substrate aside the ONO structure; and a second gate layer on the first gate layer and on the gate insulator. The first and second gate layers are electrically connected together. Together, the ONO structure and first and second gate layers define at least a 1-bit local SONOS structure. A corresponding method of manufacture includes: providing a substrate; forming an ONO structure on the substrate; forming a first gate layer on and aligned with the ONO structure; forming a gate insulator on the substrate aside the ONO structure; forming a second gate layer on the first gate layer and on the gate insulator; and electrically connecting the first and second gate layers.

摘要翻译： 具有两件式门和自对准ONO结构的本地SONOS结构包括：衬底; 基底上的ONO结构; 在ONO结构上并与ONO结构对准的第一栅极层; 衬底上的栅极绝缘体旁边的ONO结构; 以及在第一栅极层上和栅极绝缘体上的第二栅极层。 第一和第二栅极层电连接在一起。 ONO结构和第一和第二栅极层一起定义至少1位本地SONOS结构。 相应的制造方法包括：提供衬底; 在基板上形成ONO结构; 在ONO结构上形成第一栅极层并与其结合; 在衬底上形成栅极绝缘体，除了ONO结构; 在第一栅极层和栅极绝缘体上形成第二栅极层; 并且电连接第一和第二栅极层。

公开(公告)号：US06815764B2

公开(公告)日：2004-11-09

申请号：US10388631

申请日：2003-03-17

申请人： Geum-Jong Bae ,  Nae-In Lee ,  Sang Su Kim ,  Ki Chul Kim ,  Jin-Hee Kim ,  In-Wook Cho ,  Sung-Ho Kim ,  Kwang-Wook Koh

发明人： Geum-Jong Bae ,  Nae-In Lee ,  Sang Su Kim ,  Ki Chul Kim ,  Jin-Hee Kim ,  In-Wook Cho ,  Sung-Ho Kim ,  Kwang-Wook Koh

IPC分类号： H01L29792

CPC分类号： H01L29/792 ,  H01L29/7923 ,  Y10S438/954

摘要： A local SONOS structure having a two-piece gate and a self-aligned ONO structure includes: a substrate; an ONO structure on the substrate; a first gate layer on and aligned with the ONO structure; a gate insulator on the substrate aside the ONO structure; and a second gate layer on the first gate layer and on the gate insulator. The first and second gate layers are electrically connected together. Together, the ONO structure and first and second gate layers define at least a 1-bit local SONOS structure. A corresponding method of manufacture includes: providing a substrate; forming an ONO structure on the substrate; forming a first gate layer on and aligned with the ONO structure; forming a gate insulator on the substrate aside the ONO structure; forming a second gate layer on the first gate layer and on the gate insulator; and electrically connecting the first and second gate layers.

摘要翻译： 具有两件式门和自对准ONO结构的本地SONOS结构包括：衬底; 基底上的ONO结构; 在ONO结构上并与ONO结构对准的第一栅极层; 衬底上的栅极绝缘体旁边的ONO结构; 以及在第一栅极层上和栅极绝缘体上的第二栅极层。 第一和第二栅极层电连接在一起。 ONO结构和第一和第二栅极层一起定义至少1位本地SONOS结构。 相应的制造方法包括：提供衬底; 在基板上形成ONO结构; 在ONO结构上形成第一栅极层并与其结合; 在衬底上形成栅极绝缘体，除了ONO结构; 在第一栅极层和栅极绝缘体上形成第二栅极层; 并且电连接第一和第二栅极层。

公开(公告)号：US06806517B2

公开(公告)日：2004-10-19

申请号：US10388427

申请日：2003-03-17

申请人： Sang Su Kim ,  Nae-In Lee ,  Geum-Jong Bae ,  Ki Chul Kim ,  Hwa Sung Rhee

发明人： Sang Su Kim ,  Nae-In Lee ,  Geum-Jong Bae ,  Ki Chul Kim ,  Hwa Sung Rhee

IPC分类号： H01L2710

CPC分类号： H01L29/4232 ,  H01L21/28114 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/66833 ,  H01L29/7923

摘要： A notched gate SONOS transistor includes: a substrate having source/drain regions; a gate insulator layer on the substrate between the source/drain regions; a notched gate structure, on the gate insulator leyer, having at least one notch; and at least one ONO wedge structure in the at least one notch, respectively, of the gate structure.

摘要翻译： 缺口门SONOS晶体管包括：具有源/漏区的衬底; 在源/漏区之间的衬底上的栅极绝缘体层; 在所述栅极绝缘体雷管上具有至少一个凹口的缺口栅极结构; 以及分别在所述栅极结构的所述至少一个凹口中的至少一个ONO楔形结构。

公开(公告)号：US20100136790A1

公开(公告)日：2010-06-03

申请号：US12591534

申请日：2009-11-23

申请人： Chong-Kwang Chang ,  Hong-Jae Shin ,  Nae-In Lee ,  Kwang-Hyeon Baik ,  Seung-Il Bok ,  Hyo-Jeong Kim

发明人： Chong-Kwang Chang ,  Hong-Jae Shin ,  Nae-In Lee ,  Kwang-Hyeon Baik ,  Seung-Il Bok ,  Hyo-Jeong Kim

IPC分类号： H01L21/302

CPC分类号： H01L21/0337

摘要： A method of fabricating a semiconductor integrated circuit device, including providing a semiconductor substrate, sequentially forming an etching target layer and a hard mask layer on the semiconductor substrate, forming first etch masks on the hard mask layer, the first etch masks including a plurality of first line patterns spaced apart from one another at a first pitch and extending in a first direction, forming first hard mask patterns by etching the hard mask layer using the first etch masks, forming second etch masks on the first hard mask patterns, the second etch masks including a plurality of second line patterns spaced apart from one another at a second pitch and extending in a second direction different from the first direction, forming second hard mask patterns by etching the first hard mask patterns using the second etch masks, forming spacers on sidewalls of the second hard mask patterns, and patterning the etching target layer using the second hard mask patterns having the spacers.

摘要翻译： 一种制造半导体集成电路器件的方法，包括提供半导体衬底，在半导体衬底上依次形成蚀刻目标层和硬掩模层，在硬掩模层上形成第一蚀刻掩模，第一蚀刻掩模包括多个 第一线图案以第一间距彼此间隔开并且沿第一方向延伸，通过使用第一蚀刻掩模蚀刻硬掩模层形成第一硬掩模图案，在第一硬掩模图案上形成第二蚀刻掩模，第二蚀刻 掩模，包括以第二间距彼此间隔开并且沿与第一方向不同的第二方向延伸的多个第二线图案，通过使用第二蚀刻掩模蚀刻第一硬掩模图案形成第二硬掩模图案，在第 第二硬掩模图案的侧壁，以及使用具有t的第二硬掩模图案来图案化蚀刻目标层 他的间隔。

公开(公告)号：US08518723B2

公开(公告)日：2013-08-27

申请号：US12591534

申请日：2009-11-23

申请人： Chong-Kwang Chang ,  Hong-Jae Shin ,  Nae-In Lee ,  Kwang-Hyeon Baik ,  Seung-Il Bok ,  Hyo-Jeong Kim

发明人： Chong-Kwang Chang ,  Hong-Jae Shin ,  Nae-In Lee ,  Kwang-Hyeon Baik ,  Seung-Il Bok ,  Hyo-Jeong Kim

IPC分类号： H01L21/302

CPC分类号： H01L21/0337

摘要： A method of fabricating a semiconductor integrated circuit device, including providing a semiconductor substrate, sequentially forming an etching target layer and a hard mask layer on the semiconductor substrate, forming first etch masks on the hard mask layer, the first etch masks including a plurality of first line patterns spaced apart from one another at a first pitch and extending in a first direction, forming first hard mask patterns by etching the hard mask layer using the first etch masks, forming second etch masks on the first hard mask patterns, the second etch masks including a plurality of second line patterns spaced apart from one another at a second pitch and extending in a second direction different from the first direction, forming second hard mask patterns by etching the first hard mask patterns using the second etch masks, forming spacers on sidewalls of the second hard mask patterns, and patterning the etching target layer using the second hard mask patterns having the spacers.

摘要翻译： 一种制造半导体集成电路器件的方法，包括提供半导体衬底，在半导体衬底上依次形成蚀刻目标层和硬掩模层，在硬掩模层上形成第一蚀刻掩模，第一蚀刻掩模包括多个 第一线图案以第一间距彼此间隔开并且沿第一方向延伸，通过使用第一蚀刻掩模蚀刻硬掩模层来形成第一硬掩模图案，在第一硬掩模图案上形成第二蚀刻掩模，第二蚀刻 掩模，包括以第二间距彼此间隔开并且沿与第一方向不同的第二方向延伸的多个第二线图案，通过使用第二蚀刻掩模蚀刻第一硬掩模图案形成第二硬掩模图案，在第 第二硬掩模图案的侧壁，以及使用具有t的第二硬掩模图案来图案化蚀刻目标层 他的间隔。