公开(公告)号：US07250343B2

公开(公告)日：2007-07-31

申请号：US10987189

申请日：2004-11-12

申请人： Manfred Kotek ,  Oliver Häberlen ,  Martin Pölzl ,  Walter Rieger

发明人： Manfred Kotek ,  Oliver Häberlen ,  Martin Pölzl ,  Walter Rieger

IPC分类号： H01L21/336

CPC分类号： H01L29/7813 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/4238 ,  H01L29/7811

摘要： In the case of the cost-effective method according to the invention for fabricating a power transistor arrangement, a trench power transistor arrangement (1) is fabricated with four patterning planes each containing a lithography step. The power transistor arrangement according to the invention has a cell array (3) with cell array trenches (5) each containing a field electrode structure (11) and a gate electrode structure (10). The field electrode structure (11) is electrically conductively connected to the source metallization (15) by a connection trench (6) in the cell array (3).

摘要翻译： 在根据本发明的用于制造功率晶体管布置的成本有效的方法的情况下，制造具有四个图案平面的沟槽功率晶体管布置（1），每个图案平面包含光刻步骤。 根据本发明的功率晶体管装置具有一个具有单元阵列沟槽（5）的单元阵列（3），每个单元阵列具有场电极结构（11）和栅电极结构（10）。 场电极结构（11）通过电池阵列（3）中的连接沟槽（6）与源极金属化（15）导电连接。

公开(公告)号：US07186618B2

公开(公告)日：2007-03-06

申请号：US10977118

申请日：2004-10-29

申请人： Martin Pölzl ,  Franz Hirler ,  Oliver Häberlen ,  Manfred Kotek ,  Walter Rieger

发明人： Martin Pölzl ,  Franz Hirler ,  Oliver Häberlen ,  Manfred Kotek ,  Walter Rieger

IPC分类号： H01L21/336

CPC分类号： H01L29/7813 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/4238 ,  H01L29/7811

摘要： When fabricating trench power transistor arrangements (1) with active cell array trenches (5) and passive connecting trenches (6), the cell array trenches (5) are provided in greater width than the connecting trenches (6). An auxiliary layer (24) is deposited conformally onto a lower field electrode structure (11) in the cell array trenches (5) and the connecting trenches (6) and is etched back as far as the top edge in the connecting trenches (6), which removes it from the cell array trenches (5). The auxiliary layer (24) allows the gate oxide (20) to be patterned without a complex mask process. An edge trench (7), with an electrode, on the potential of the field electrode structure (11) shields the cell array (3) from a drain potential.

摘要翻译： 当制造具有有源电池阵列沟槽（5）和无源连接沟槽（6）的沟槽功率晶体管布置（1）时，电池阵列沟槽（5）的宽度大于连接沟槽（6）。 辅助层（24）保形地沉积在单元阵列沟槽（5）和连接沟槽（6）中的下部电场结构（11）上并被回蚀到连接沟槽（6）中的顶部边缘， ，其从单元阵列沟槽（5）中移除它。 辅助层（24）允许栅极氧化物（20）被图案化而不需要复杂的掩模工艺。 在场电极结构（11）的电位上具有电极的边缘沟槽（7）将电池阵列（3）与漏极电势屏蔽。

公开(公告)号：US07005351B2

公开(公告)日：2006-02-28

申请号：US10392024

申请日：2003-03-19

申请人： Ralf Henninger ,  Franz Hirler ,  Joachim Krumrey ,  Walter Rieger ,  Martin Pölzl ,  Heimo Hofer

发明人： Ralf Henninger ,  Franz Hirler ,  Joachim Krumrey ,  Walter Rieger ,  Martin Pölzl ,  Heimo Hofer

IPC分类号： H01L21/336

CPC分类号： H01L29/7811 ,  H01L29/402 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/7813

摘要： A method for fabricating a transistor configuration including at least one trench transistor cell has a gate electrode and a field electrode disposed in a trench below the gate electrode. The trenches are formed in a semiconductor substrate. A drift zone, a channel zone, and a source zone are in each case provided in the semiconductor substrate. According to the invention, the source zone and/or the channel zone are formed at the earliest after the introduction of the trenches into the semiconductor substrate by implantation and diffusion.

摘要翻译： 制造包括至少一个沟槽晶体管单元的晶体管配置的方法具有设置在栅电极下方的沟槽中的栅电极和场电极。 沟槽形成在半导体衬底中。 在半导体衬底中设置漂移区，沟道区和源极区。 根据本发明，在通过注入和扩散将沟槽引入半导体衬底之后，最初形成源极区和/或沟道区。

公开(公告)号：US06806533B2

公开(公告)日：2004-10-19

申请号：US10402872

申请日：2003-03-28

申请人： Ralf Henninger ,  Franz Hirler ,  Joachim Krumrey ,  Markus Zundel ,  Walter Rieger ,  Martin Pölzl

发明人： Ralf Henninger ,  Franz Hirler ,  Joachim Krumrey ,  Markus Zundel ,  Walter Rieger ,  Martin Pölzl

IPC分类号： H01L2972

CPC分类号： H01L29/7813 ,  H01L29/0696 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/7811

摘要： A semiconductor component has a cell array formed in a semiconductor body with a number of identical transistor cells and at least one edge cell formed at an edge of the cell array. Each of the transistor cells has a control electrode, which is formed in a trench, and the edge cell has a field plate, which is formed in a trench, with a distance between the trench of the edge cell and the trench of the immediately adjacent transistor cell being less than the distance between a trench of a transistor cell and the trench of an immediately adjacent transistor cell in the cell array.

摘要翻译： 半导体元件具有形成在具有多个相同晶体管单元的半导体本体中的单元阵列和形成在单元阵列的边缘处的至少一个边沿单元。 每个晶体管单元具有形成在沟槽中的控制电极，并且边缘单元具有形成在沟槽中的场板，边缘电池的沟槽与紧邻的沟槽之间的距离 晶体管单元小于晶体管单元的沟槽与单元阵列中紧邻的晶体管单元的沟槽之间的距离。

公开(公告)号：US06927101B2

公开(公告)日：2005-08-09

申请号：US10402812

申请日：2003-03-28

申请人： Ralf Henninger ,  Franz Hirler ,  Martin Pölzl ,  Walter Rieger

发明人： Ralf Henninger ,  Franz Hirler ,  Martin Pölzl ,  Walter Rieger

IPC分类号： H01L21/225 ,  H01L21/336 ,  H01L29/08 ,  H01L29/10 ,  H01L29/45 ,  H01L21/332

CPC分类号： H01L29/7813 ,  H01L21/2257 ,  H01L21/26586 ,  H01L29/086 ,  H01L29/1095 ,  H01L29/41766 ,  H01L29/456

摘要： A method for fabricating a field-effect-controllable semiconductor component includes providing a configuration having a semiconductor body with a front side, a rear side, a first terminal zone of a first conduction type, a channel zone of a second conduction type formed above the first terminal zone, and at least one control electrode adjacent the channel zone. The control electrode is insulated from the semiconductor body. A second terminal zone of the first conduction type is fabricated in the channel zone near the front side of the semiconductor body by: doping the channel zone near the front side with a first dopant concentration to fabricate a first zone of the first conduction type, and doping a section of the first zone with a second dopant concentration higher than the first dopant concentration to form a second zone of the first conduction type.

摘要翻译： 一种场效应可控半导体元件的制造方法，其特征在于，具有：具有前侧，后侧，第一导电型的第一端子区，第二导电型的沟道区， 第一端子区和与通道区相邻的至少一个控制电极。 控制电极与半导体本体绝缘。 第一导电类型的第二端子区通过以第一掺杂剂浓度掺杂前面附近的沟道区，制造在第一导电类型的第一区，在靠近半导体本体的前侧的沟道区中制造，以及 以高于第一掺杂剂浓度的第二掺杂剂浓度掺杂第一区的一部分，以形成第一导电类型的第二区。

公开(公告)号：US06891223B2

公开(公告)日：2005-05-10

申请号：US10392025

申请日：2003-03-19

申请人： Joachim Krumrey ,  Franz Hirler ,  Ralf Henninger ,  Martin Pölzl ,  Walter Rieger

发明人： Joachim Krumrey ,  Franz Hirler ,  Ralf Henninger ,  Martin Pölzl ,  Walter Rieger

IPC分类号： H01L29/06 ,  H01L29/40 ,  H01L29/423 ,  H01L29/78 ,  H01L29/76

CPC分类号： H01L29/7813 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/7397 ,  H01L29/7811

摘要： Transistor configurations have trench transistor cells disposed along trenches in a semiconductor substrate with two or more electrode structures disposed in the trenches, and also metallizations are disposed above a substrate surface of the semiconductor substrate. The trenches extend into an inactive edge region of the transistor configuration and an electrically conductive connection between the electrode structures and corresponding metallizations are provided in the edge region.

摘要翻译： 晶体管配置具有沿半导体衬底中的沟槽设置的沟槽晶体管单元，其中设置在沟槽中的两个或多个电极结构，并且金属化设置在半导体衬底的衬底表面上方。 沟槽延伸到晶体管配置的无源边缘区域，并且在边缘区域中提供电极结构和相应的金属化之间的导电连接。