公开(公告)号：US20060265684A1

公开(公告)日：2006-11-23

申请号：US10908593

申请日：2005-05-18

申请人： Markus Buehler ,  John Cohn ,  David Hathaway ,  Jason Hibbeler ,  Juergen Koehl

发明人： Markus Buehler ,  John Cohn ,  David Hathaway ,  Jason Hibbeler ,  Juergen Koehl

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G06F17/5068

摘要： Disclosed is a method and system for inserting redundant paths into an integrated circuit. Particularly, the invention provides a method for identifying a single via in a first path connecting two elements, determining if an alternate route is available for connecting the two elements (other than a redundant via), and for inserting a second path into the available alternate route. The combination of the first and second paths provides greater redundancy than inserting a redundant via alone. More importantly, such redundant paths provide for redundancy when congestion prevents a redundant via from being inserted adjacent to the single via. An embodiment of the method further comprises removing the single via and any redundant wire segments, if all of the additional vias used to form the second path can be made redundant.

摘要翻译： 公开了一种将冗余路径插入到集成电路中的方法和系统。 特别地，本发明提供了一种用于在连接两个元件的第一路径中识别单个通孔的方法，确定替代路线是否可用于连接两个元件（不同于冗余通路），以及用于将第二路径插入到可用交替 路线。 第一和第二路径的组合提供了比单独插入冗余通道更大的冗余。 更重要的是，当拥塞阻止冗余通道被插入邻近单个通道时，这种冗余路径提供了冗余。 如果用于形成第二路径的所有附加通孔都可以是冗余的，则该方法的实施例还包括去除单个通孔和任何冗余线段。

公开(公告)号：US20070240090A1

公开(公告)日：2007-10-11

申请号：US11279262

申请日：2006-04-11

申请人： Jeanne Bickford ,  Markus Buehler ,  Jason Hibbeler ,  Juergen Koehl ,  Daniel Maynard

发明人： Jeanne Bickford ,  Markus Buehler ,  Jason Hibbeler ,  Juergen Koehl ,  Daniel Maynard

IPC分类号： G06F17/50 ,  G06F19/00

CPC分类号： G06F17/5077

摘要： Embodiments herein provide a method and computer program product for optimizing router settings to increase IC yield. A method begins by reviewing yield data in an IC manufacturing line to identify structure-specific mechanisms that impact IC yield. Next, the method establishes a structural identifier for each structure-specific mechanism, wherein the structural identifiers include wire codes, tags, and/or unique identifiers. Different structural identifiers are established for wires having different widths. Furthermore, the method establishes a weighting factor for each structure-specific mechanism, wherein higher weighting factors are established for structure-specific mechanisms comprising thick wires proximate to multiple thick wires. The method establishes the structural identifiers and the weighting factors for incidence of spacing between single wide lines, double wide lines, and triple wide lines and for incidence of wires above large metal lands. Subsequently, the router settings are modified based on the structural identifiers and the weighting factors to minimize systematic defects.

摘要翻译： 本文的实施例提供了一种用于优化路由器设置以增加IC产量的方法和计算机程序产品。 一种方法开始于检查IC生产线中的产量数据，以确定影响IC产量的结构特异性机制。 接下来，该方法为每个结构特定机制建立结构标识符，其中结构标识符包括有线代码，标签和/或唯一标识符。 针对具有不同宽度的电线建立了不同的结构标识符。 此外，该方法为每个结构特定机构建立加权因子，其中针对包括靠近多个粗线的粗线的结构特定机构建立较高的加权因子。 该方法建立了单宽线，双宽线和三宽线之间的间距发生的结构标识符和加权因子，以及大金属土地上电线的入射。 随后，路由器设置基于结构标识符和权重因子进行修改，以最大限度地减少系统缺陷。

公开(公告)号：US20070099236A1

公开(公告)日：2007-05-03

申请号：US11163696

申请日：2005-10-27

申请人： Jeanne Bickford ,  Markus Buehler ,  Jason Hibbeler ,  Juergen Koehl

发明人： Jeanne Bickford ,  Markus Buehler ,  Jason Hibbeler ,  Juergen Koehl

IPC分类号： C40B30/02

CPC分类号： G06F17/5081 ,  G06F2217/12 ,  Y02P90/265

摘要： Disclosed is a method that predicts test yield for a semiconductor product, prior to design layout. This is accomplished by applying a critical area analysis to individual library elements that are used to form a specific product and by estimating the test yield impact of combining these library elements. For example, the method considers the test yield impact of sensitivity to library element to library element shorts and the test yield impact of sensitivity to wiring faults. The disclosed method further allows die size growth to be traded off against the use of library elements with higher test yield in order to provide an optimal design solution. Thus, the method may be used to modify library element selection so as to optimize test yield. Lastly, the method further repeats itself at key design checkpoints to revalidate initial test yield (and cost) assumptions made when the product was quoted to a customer. Thus, the method provides increased accuracy of test yield estimate from initial sizing through design and further allows designs to be modified to improve test yield.

摘要翻译： 公开了一种在设计布局之前预测半导体产品的测试产量的方法。 这是通过对用于形成特定产品的单个库元素应用关键区域分析，并通过估计组合这些库元素的测试产出影响来实现的。 例如，该方法考虑了库元素对库元素短路的灵敏度的测试产量影响以及对接线故障的灵敏度的测试产量影响。 所公开的方法进一步允许模具尺寸增长与使用具有较高测试成品率的库元件进行交易，以便提供最佳设计解决方案。 因此，该方法可用于修改库元素选择以优化测试产量。 最后，该方法在关键设计检查点进一步重复，以重新验证产品被引用给客户时的初始测试收益（和成本）假设。 因此，该方法通过设计从初始尺寸提高了测试产量估算的准确度，并进一步允许修改设计以提高测试产量。

公开(公告)号：US20070143720A1

公开(公告)日：2007-06-21

申请号：US11275275

申请日：2005-12-21

申请人： Jeanne Bickford ,  Jason Hibbeler ,  Juergen Koehl ,  William Livingstone ,  Nelson Mayuard

发明人： Jeanne Bickford ,  Jason Hibbeler ,  Juergen Koehl ,  William Livingstone ,  Nelson Mayuard

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5081 ,  G06F2217/12 ,  Y02P90/265

摘要： A method, apparatus, and computer program product that performs yield estimates using critical area analysis on integrated circuits having redundant and non-redundant elements. The non-redundant elements are ignored or removed from the critical area analysis performed for undesired opens.

摘要翻译： 一种方法，装置和计算机程序产品，其使用具有冗余和非冗余元件的集成电路上的关键区域分析来执行产量估计。 非冗余元素将被忽略或从对不需要的打开执行的关键区域分析中移除。

公开(公告)号：US20070240085A1

公开(公告)日：2007-10-11

申请号：US11279300

申请日：2006-04-11

申请人： Jeanne Bickford ,  Jason Hibbeler ,  Juergen Koehl

发明人： Jeanne Bickford ,  Jason Hibbeler ,  Juergen Koehl

IPC分类号： G06F17/50 ,  G06F19/00

CPC分类号： G06F17/5081

摘要： A method of estimating integrated circuit yield comprises providing an integrated circuit layout and a set of systematic defects based on a manufacturing process. Next, the method represents a systematic defect by modifying structures in the integrated circuit layout to create modified structures. More specifically, for short-circuit-causing defects, the method pre-expands the structures when the structures comprise a higher systematic defect sensitivity level, and pre-shrinks the structures when the structures comprise a lower systematic defect sensitivity level. Following this, a critical area analysis is performed on the integrated circuit layout using the modified structures, wherein dot-throwing, geometric expansion, or Voronoi diagrams are used. The method then computes a fault density value, random defects and systematic defects are computed. The fault density value is subsequently compared to a predetermined value, wherein the predetermined value is determined using test structures and/or yield data from a target manufacturing process.

摘要翻译： 估计集成电路产量的方法包括基于制造过程提供集成电路布局和一组系统缺陷。 接下来，该方法通过修改集成电路布局中的结构以产生修改的结构来表示系统缺陷。 更具体地，对于短路导致的缺陷，当结构包括较高的系统缺陷灵敏度水平时，该方法预先扩展结构，并且当结构包括较低的系统缺陷灵敏度水平时预结构。 接下来，使用改进的结构对集成电路布局进行关键区域分析，其中使用点投掷，几何展开或Voronoi图。 然后，该方法计算故障密度值，计算随机缺陷和系统缺陷。 随后将故障密度值与预定值进行比较，其中使用来自目标制造过程的测试结构和/或屈服数据确定预定值。

公开(公告)号：US20070143728A1

公开(公告)日：2007-06-21

申请号：US11676185

申请日：2007-02-16

申请人： John Cohn ,  Jason Hibbeler ,  Anthony Stamper ,  Jed Rankin

发明人： John Cohn ,  Jason Hibbeler ,  Anthony Stamper ,  Jed Rankin

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： A circuit layout methology is provided for eliminating the extra processing time and file-space requirements associated with the optical proximity correction (OPC) of a VLSI design. The methodology starts with the design rules for a given manufacturing technology and establishes a new set of layer-specific grid values. A layout obeying these new grid requirements leads to a significant reduction in data preparation time, cost, and file size. A layout-migration tool can be used to modify an existing layout in order to enforce the new grid requirements.

摘要翻译： 提供电路布局方案，用于消除与VLSI设计的光学邻近校正（OPC）相关联的额外处理时间和文件空间要求。 该方法从给定制造技术的设计规则开始，并建立一组新的层特定网格值。 符合这些新网格要求的布局导致数据准备时间，成本和文件大小显着降低。 布局迁移工具可用于修改现有布局，以实施新的网格要求。

公开(公告)号：US20070136714A1

公开(公告)日：2007-06-14

申请号：US11275076

申请日：2005-12-08

申请人： John Cohn ,  Jason Hibbeler ,  Gustavo Tellez

发明人： John Cohn ,  Jason Hibbeler ,  Gustavo Tellez

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： Embodiments herein present a method, service, computer program product, etc. or performing yield-aware IC routing for a design. The method performs an initial global routing which satisfies wiring congestion constraints. Next, the method performs wire spreading and wire widening on the global route, layer by layer, based on, for example, a quadratic congestion optimization. Following this, timing closure is performed on the global route using results of the wire spreading and wire widening. Post-routing wiring width and wire spreading adjustments are made using the critical area yield model. In addition, the method allows for the optimization of already-routed data.

摘要翻译： 本文的实施例提供了一种方法，服务，计算机程序产品等，或为设计执行屈服感知IC路由。 该方法执行满足布线拥塞约束的初始全局路由。 接下来，该方法基于例如二次拥塞优化来逐层地在全局路由上执行线扩展和线拓宽。 之后，使用电线扩展和线宽加工的结果，在全局路线上执行定时关闭。 使用关键区域产量模型进行布线后布线宽度和布线调整。 此外，该方法允许优化已经路由的数据。

公开(公告)号：US20060195809A1

公开(公告)日：2006-08-31

申请号：US10906591

申请日：2005-02-25

申请人： John Cohn ,  Jason Hibbeler ,  Anthony Stamper ,  Jed Rankin

发明人： John Cohn ,  Jason Hibbeler ,  Anthony Stamper ,  Jed Rankin

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： A circuit layout methology is provided for eliminating the extra processing time and file-space requirements associated with the optical proximity correction (OPC) of a VLSI design. The methodology starts with the design rules for a given manufacturing technology and establishes a new set of layer-specific grid values. A layout obeying these new grid requirements leads to a significant reduction in data preparation time, cost, and file size. A layout-migration tool can be used to modify an existing layout in order to enforce the new grid requirements.

摘要翻译： 提供电路布局方案，用于消除与VLSI设计的光学邻近校正（OPC）相关联的额外处理时间和文件空间要求。 该方法从给定制造技术的设计规则开始，并建立一组新的层特定网格值。 符合这些新网格要求的布局导致数据准备时间，成本和文件大小显着降低。 布局迁移工具可用于修改现有布局，以实施新的网格要求。

公开(公告)号：US20120227019A1

公开(公告)日：2012-09-06

申请号：US13471789

申请日：2012-05-15

申请人： James A. Culp ,  Paul Chang ,  Dureseti Chidambarrao ,  Praveen Elakkumanan ,  Jason Hibbeler ,  Anda C. Mocuta

发明人： James A. Culp ,  Paul Chang ,  Dureseti Chidambarrao ,  Praveen Elakkumanan ,  Jason Hibbeler ,  Anda C. Mocuta

IPC分类号： G06F17/50

CPC分类号： G01R31/26 ,  G06F17/5045

摘要： Impact on parametric performance of physical design choices for transistors is scored for on-current and off-current of the transistors. The impact of the design parameters are incorporated into parameters that measure predicted shift in mean on-current and mean off-current and parameters that measure predicted increase in deviations in the distribution of on-current and the off-current. Statistics may be taken at a cell level, a block level, or a chip level to optimize a chip design in a design phase, or to predict changes in parametric yield during manufacturing or after a depressed parametric yield is observed. Further, parametric yield and current level may be predicted region by region and compared with observed thermal emission to pinpoint any anomaly region in a chip to facilitate detection and correction in any mistakes in chip design.

摘要翻译： 对晶体管的导通电流和截止电流对晶体管的物理设计选择的参数性能的影响。 设计参数的影响被纳入测量平均电流和平均截止电流的预测偏差的参数以及测量导通电流和截止电流分布的偏差预测增加的参数。 可以在单元级别，块级或芯片级别进行统计，以在设计阶段优化芯片设计，或者在制造期间或在观察到抑制参数产量之后预测参数产量的变化。 此外，可以逐区域地预测参数产量和电流水平，并与观察到的热发射进行比较，以确定芯片中的任何异常区域，以便在芯片设计中的任何错误中进行检测和校正。

公开(公告)号：US20090144670A1

公开(公告)日：2009-06-04

申请号：US11946937

申请日：2007-11-29

申请人： Dureseti Chidambarrao ,  Jason Hibbeler ,  Richard Q. Williams

发明人： Dureseti Chidambarrao ,  Jason Hibbeler ,  Richard Q. Williams

IPC分类号： G06F17/50

CPC分类号： G06F17/5081

摘要： A method of improving a circuit design for a very large scale integrated circuit is provided which represents a plurality of semiconductor devices interconnected in a circuit. It is determined whether an edge of a feature of one of the plurality of semiconductor devices in the design can be moved in a first direction by a distance within a permitted range, such that a performance goal and a matching goal for the circuit are served. If so, the edge is moved in the first direction by the distance calculated to best serve the performance goal and the matching goal. The foregoing steps may be repeated for each of the plurality of semiconductor devices. If necessary, the foregoing steps may be repeated until the performance goal and matching goal for the circuit are deemed to be adequately served.

摘要翻译： 提供了一种改进用于大规模集成电路的电路设计的方法，其表示在电路中互连的多个半导体器件。 确定设计中的多个半导体器件中的一个的特征的边缘是否可以在第一方向上移动允许范围内的距离，使得提供电路的性能目标和匹配目标。 如果是这样，边缘沿第一个方向移动计算的距离，以最佳地满足性能目标和匹配目标。 对于多个半导体器件中的每一个可以重复上述步骤。 如果需要，可以重复上述步骤，直到电路的性能目标和匹配目标被认为是充分的。