公开(公告)号：US20110089579A1

公开(公告)日：2011-04-21

申请号：US12902527

申请日：2010-10-12

申请人： Masateru KOIDE ,  Daisuke MIZUTANI ,  Aiichiro INOUE ,  Hideo YAMASHITA ,  Iwao YAMAZAKI ,  Masayuki KATO ,  Seiji UENO ,  Kazuyuki IMAMURA

发明人： Masateru KOIDE ,  Daisuke MIZUTANI ,  Aiichiro INOUE ,  Hideo YAMASHITA ,  Iwao YAMAZAKI ,  Masayuki KATO ,  Seiji UENO ,  Kazuyuki IMAMURA

IPC分类号： H01L23/52

CPC分类号： H01L23/49827 ,  H01L23/49822 ,  H01L23/66 ,  H01L24/16 ,  H01L25/0655 ,  H01L2224/131 ,  H01L2224/16235 ,  H01L2224/73253 ,  H01L2924/0001 ,  H01L2924/01078 ,  H01L2924/10253 ,  H01L2924/014 ,  H01L2224/13099 ,  H01L2924/00

摘要： A multi-chip module includes: a board; a wiring board disposed on the board and including a wiring pattern; and a plurality of chips disposed on the wiring board. Each of the plurality of chips is connected with at least one of the other chips, and the plurality of chips and the board are electrically connected with each other via a portion other than the wiring pattern of the wiring board.

摘要翻译： 多芯片模块包括：板; 布线板，其布置在所述板上并且包括布线图案; 以及配置在配线基板上的多个芯片。 多个芯片中的每一个与其他芯片中的至少一个连接，并且多个芯片和板通过布线板的布线图案之外的部分彼此电连接。

公开(公告)号：US20110161747A1

公开(公告)日：2011-06-30

申请号：US12974336

申请日：2010-12-21

申请人： Iwao YAMAZAKI

发明人： Iwao YAMAZAKI

IPC分类号： G06F11/00

CPC分类号： H04L1/241 ,  G06F11/2215 ,  G06F11/267

摘要： An error controlling system includes a plurality of error generation target circuits, a plurality of pseudo error generating devices each having a pseudo error content holding register that holds directed pseudo error content, each plurality of pseudo error generating device generates a pseudo error corresponding to a pseudo error content held in a respective pseudo error content holding register in at least one of data to be written to one of the plurality of error generation target circuits and data to be read from one of the plurality of error generation target circuits upon being directed to generate the pseudo error, and a pseudo error controlling device that directs the plurality of pseudo error generating devices to generate a pseudo error corresponding to a respective pseudo error content held in each of the pseudo error content holding register provided in each of the plurality of pseudo error generating devices.

摘要翻译： 误差控制系统包括多个误差产生目标电路，多个伪误差产生装置，每个具有保持定向伪误差内容的伪误差内容保持寄存器，每个伪误差产生装置产生与伪伪对象相对应的伪误差 在要被写入多个错误产生目标电路之一的数据中的至少一个中保存在相应的伪错误内容保持寄存器中的错误内容以及在被指示生成时将从多个错误产生目标电路之一读取的数据 所述伪错误控制装置和伪错误控制装置，其指示所述多个伪错误生成装置生成与在所述多个伪错误中的每一个中提供的所述伪错误内容保持寄存器中的每一个中保持的各个伪错误内容相对应的伪错误 生成设备。

公开(公告)号：US20090172289A1

公开(公告)日：2009-07-02

申请号：US12193888

申请日：2008-08-19

申请人： Shuji YAMAMURA ,  Mikio HONDOU ,  Iwao YAMAZAKI ,  Toshio YOSHIDA

发明人： Shuji YAMAMURA ,  Mikio HONDOU ,  Iwao YAMAZAKI ,  Toshio YOSHIDA

IPC分类号： G06F12/08

CPC分类号： G06F12/127

摘要： A cache memory having a sector function, operating in accordance with a set associative system, and performing a cache operation to replace data in a cache block in the cache way corresponding to a replacement cache way determined upon an occurrence of a cache miss comprises: storing sector ID information in association with each of the cache ways in the cache block specified by a memory access request; determining, upon the occurrence of the cache miss, replacement way candidates, in accordance with sector ID information attached to the memory access request and the stored sector ID information; selecting and outputting a replacement way from the replacement way candidates; and updating the stored sector ID information in association with each of the cache ways in the cache block specified by the memory access request, to the sector ID information attached to the memory access request.

摘要翻译： 具有根据设定的关联系统操作的扇区功能的高速缓存存储器，并且执行高速缓存操作以以与在发生高速缓存未命中时确定的替换高速缓存方式相对应的高速缓存方式来替换高速缓存块中的数据包括：存储 与由存储器访问请求指定的高速缓存块中的每个缓存路径相关联的扇区ID信息; 根据附加到存储器访问请求的扇区ID信息和存储的扇区ID信息，确定高速缓存未命中的替换方式候选; 从替代方式候选人中选择和输出替代方式; 以及将与由存储器访问请求指定的高速缓存块中的每个高速缓存路径相关联地存储的扇区ID信息更新到附加到存储器访问请求的扇区ID信息。

公开(公告)号：US20080229011A1

公开(公告)日：2008-09-18

申请号：US12048585

申请日：2008-03-14

申请人： Iwao YAMAZAKI ,  Tsuyoshi Motokurumada ,  Hitoshi Sakurai ,  Hiroyuki Kojima ,  Tomoyuki Okawa

发明人： Iwao YAMAZAKI ,  Tsuyoshi Motokurumada ,  Hitoshi Sakurai ,  Hiroyuki Kojima ,  Tomoyuki Okawa

IPC分类号： G06F12/00

CPC分类号： G06F12/0864 ,  G06F9/3004 ,  G06F9/30087 ,  G06F12/0804 ,  G06F12/0862 ,  G06F12/0897 ,  G06F12/126 ,  G06F2212/2515

摘要： A cache memory unit connecting to a main memory system having a cache memory area in which, if memory data that the main memory system has is registered therewith, the registered memory data is accessed by a memory access instruction that accesses the main memory system and a local memory area with which local data to be used by the processing section is registered and in which the registered local data is accessed by a local memory access instruction, which is different from the memory access instruction.

摘要翻译： 连接到具有高速缓冲存储器区域的主存储器系统的高速缓冲存储器单元，其中如果主存储器系统具有的存储器数据被登记在其中，则通过访问主存储器系统的存储器访问指令访问已登记的存储器数据， 由处理部使用的本地数据被登记在本地存储器区域中，并且通过与存储器访问指令不同的本地存储器访问指令来访问注册的本地数据。