公开(公告)号：US08110490B2

公开(公告)日：2012-02-07

申请号：US11839399

申请日：2007-08-15

申请人： Matt Yeh ,  Da-Yuan Lee ,  Chi-Chun Chen ,  Hun-Jan Tao

发明人： Matt Yeh ,  Da-Yuan Lee ,  Chi-Chun Chen ,  Hun-Jan Tao

IPC分类号： H01L21/8238 ,  H01L21/336 ,  H01L21/3205 ,  H01L21/4763

CPC分类号： H01L21/28202 ,  H01L21/28185 ,  H01L29/518 ,  H01L29/78

摘要： A method of manufacturing a semiconductor device comprising forming a gate oxide layer over a substrate subjecting the gate oxide layer to a first nitridation process, subjecting the gate oxide layer to a first anneal process after the first nitridation process, subjecting the gate oxide layer to a second nitridation process after the first anneal process, subjecting the gate oxide layer to a second anneal process after the second nitridation process, and forming a gate electrode over the gate oxide.

摘要翻译： 一种制造半导体器件的方法，包括在使栅极氧化层进行第一氮化处理的衬底上形成栅极氧化层，在第一次氮化处理之后对栅极氧化物层进行第一退火处理，对栅极氧化物层进行 在第一退火处理之后的第二次氮化处理，在第二次氮化处理之后对栅极氧化物层进行第二退火处理，并在栅极氧化物上形成栅电极。

公开(公告)号：US20090047799A1

公开(公告)日：2009-02-19

申请号：US11839399

申请日：2007-08-15

申请人： Matt Yeh ,  Da-Yuan Lee ,  Chi-Chun Chen ,  Hun-Jan Tao

发明人： Matt Yeh ,  Da-Yuan Lee ,  Chi-Chun Chen ,  Hun-Jan Tao

IPC分类号： H01L21/324 ,  H01L29/78

CPC分类号： H01L21/28202 ,  H01L21/28185 ,  H01L29/518 ,  H01L29/78

摘要： A method of manufacturing a semiconductor device comprising forming a gate oxide layer over a substrate subjecting the gate oxide layer to a first nitridation process, subjecting the gate oxide layer to a first anneal process after the first nitridation process, subjecting the gate oxide layer to a second nitridation process after the first anneal process, subjecting the gate oxide layer to a second anneal process after the second nitridation process, and forming a gate electrode over the gate oxide.

摘要翻译： 一种制造半导体器件的方法，包括在使栅极氧化层进行第一氮化处理的衬底上形成栅极氧化层，在第一次氮化处理之后对栅极氧化物层进行第一退火处理，对栅极氧化物层进行 在第一退火处理之后的第二次氮化处理，在第二次氮化处理之后对栅极氧化物层进行第二退火处理，并在栅极氧化物上形成栅电极。

公开(公告)号：US08367563B2

公开(公告)日：2013-02-05

申请号：US12575280

申请日：2009-10-07

申请人： Matt Yeh ,  Hui Ouyang ,  Da-Yuan Lee ,  Kuang Yuan Hsu ,  Hun-Jan Tao ,  Xiong-Fei Yu

发明人： Matt Yeh ,  Hui Ouyang ,  Da-Yuan Lee ,  Kuang Yuan Hsu ,  Hun-Jan Tao ,  Xiong-Fei Yu

IPC分类号： H01L21/3205

CPC分类号： H01L29/401 ,  H01L21/823828 ,  H01L21/823835 ,  H01L21/823842 ,  H01L29/66545

摘要： A method for fabricating a semiconductor device is disclosed. In one embodiment, the method may include providing a substrate; forming a gate structure including a first dummy gate over the substrate; removing the first dummy gate from the gate structure to form a trench; forming an interfacial layer, high-k dielectric layer, and capping layer to partially fill in the trench; forming a second dummy gate over the capping layer, wherein the second dummy gate fills the trench; and replacing the second dummy gate with a metal gate. In one embodiment, the method may include providing a substrate; forming an interfacial layer over the substrate; forming a high-k dielectric layer over the interfacial layer; forming an etch stop layer over the high-k dielectric layer; forming a capping layer including a low thermal budget silicon over the etch stop layer; forming a dummy gate layer over the capping layer; forming a gate structure; and performing a gate replacement process.

摘要翻译： 公开了一种制造半导体器件的方法。 在一个实施例中，该方法可以包括提供衬底; 在所述衬底上形成包括第一虚拟栅极的栅极结构; 从栅极结构去除第一伪栅极以形成沟槽; 形成界面层，高k电介质层和覆盖层以部分地填充在沟槽中; 在所述覆盖层上形成第二虚拟栅极，其中所述第二伪栅极填充所述沟槽; 并用金属栅极替换第二虚拟栅极。 在一个实施例中，该方法可以包括提供衬底; 在衬底上形成界面层; 在界面层上形成高k电介质层; 在所述高k电介质层上形成蚀刻停止层; 在所述蚀刻停止层上形成包括低热预算硅的覆盖层; 在覆盖层上形成虚拟栅极层; 形成栅极结构; 并进行门更换处理。

公开(公告)号：US20110081774A1

公开(公告)日：2011-04-07

申请号：US12575280

申请日：2009-10-07

申请人： Matt Yeh ,  Hui Ouyang ,  Da-Yuan Lee ,  Kuang Yuan Hsu ,  Hun-Jan Tao ,  Xiong-Fei Yu

发明人： Matt Yeh ,  Hui Ouyang ,  Da-Yuan Lee ,  Kuang Yuan Hsu ,  Hun-Jan Tao ,  Xiong-Fei Yu

IPC分类号： H01L21/28

CPC分类号： H01L29/401 ,  H01L21/823828 ,  H01L21/823835 ,  H01L21/823842 ,  H01L29/66545

摘要： A method for fabricating a semiconductor device is disclosed. In one embodiment, the method may include providing a substrate; forming a gate structure including a first dummy gate over the substrate; removing the first dummy gate from the gate structure to form a trench; forming an interfacial layer, high-k dielectric layer, and capping layer to partially fill in the trench; forming a second dummy gate over the capping layer, wherein the second dummy gate fills the trench; and replacing the second dummy gate with a metal gate. In one embodiment, the method may include providing a substrate; forming an interfacial layer over the substrate; forming a high-k dielectric layer over the interfacial layer; forming an etch stop layer over the high-k dielectric layer; forming a capping layer including a low thermal budget silicon over the etch stop layer; forming a dummy gate layer over the capping layer; forming a gate structure; and performing a gate replacement process.

摘要翻译： 公开了一种制造半导体器件的方法。 在一个实施例中，该方法可以包括提供衬底; 在所述衬底上形成包括第一虚拟栅极的栅极结构; 从栅极结构去除第一伪栅极以形成沟槽; 形成界面层，高k电介质层和覆盖层以部分地填充在沟槽中; 在所述覆盖层上形成第二虚拟栅极，其中所述第二伪栅极填充所述沟槽; 并用金属栅极替换第二虚拟栅极。 在一个实施例中，该方法可以包括提供衬底; 在衬底上形成界面层; 在界面层上形成高k电介质层; 在所述高k电介质层上形成蚀刻停止层; 在所述蚀刻停止层上形成包括低热预算硅的覆盖层; 在覆盖层上形成虚拟栅极层; 形成栅极结构; 并进行门更换处理。

公开(公告)号：US20110159678A1

公开(公告)日：2011-06-30

申请号：US12649555

申请日：2009-12-30

申请人： Kuang-Yuan Hsu ,  Da-Yuan Lee ,  Wei-Yang Lee ,  Hun-Jan Tao

发明人： Kuang-Yuan Hsu ,  Da-Yuan Lee ,  Wei-Yang Lee ,  Hun-Jan Tao

IPC分类号： H01L21/8234

CPC分类号： H01L21/823857 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823842 ,  H01L29/513 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/7833

摘要： A method for fabricating an integrated circuit device is disclosed. An exemplary method can include providing a substrate having a first region, a second region, and a third region; and forming a first gate structure in the first region, a second gate structure in the second region, and a third gate structure in the third region, wherein the first, second, and third gate structures include a gate dielectric layer, the gate dielectric layer being a first thickness in the first gate structure, a second thickness in the second gate structure, and a third thickness in the third gate structure. Forming the gate dielectric layer of the first, second, and third thicknesses can include forming an etching barrier layer over the gate dielectric layer in at least one of the first, second, or third regions while forming the first, second, and third gate structures, and/or prior to forming the gate dielectric layer in at least one of the first, second, or third regions, performing an implantation process on the at least one region.

摘要翻译： 公开了一种用于制造集成电路器件的方法。 示例性方法可以包括提供具有第一区域，第二区域和第三区域的衬底; 以及在所述第一区域中形成第一栅极结构，在所述第二区域中形成第二栅极结构，以及在所述第三区域中形成第三栅极结构，其中所述第一，第二和第三栅极结构包括栅极介电层，所述栅极介电层 是第一栅极结构中的第一厚度，第二栅极结构中的第二厚度，以及第三栅极结构中的第三厚度。 形成第一，第二和第三厚度的栅介质层可以包括在形成第一，第二和第三栅极结构的至少一个第一，第二或第三区域中的栅极电介质层上方形成蚀刻阻挡层 ，和/或在第一，第二或第三区域中的至少一个中形成栅介质层之前，在至少一个区域上执行注入工艺。

公开(公告)号：US08283222B2

公开(公告)日：2012-10-09

申请号：US13215658

申请日：2011-08-23

申请人： Kuang-Yuan Hsu ,  Da-Yuan Lee ,  Wei-Yang Lee ,  Hun-Jan Tao

发明人： Kuang-Yuan Hsu ,  Da-Yuan Lee ,  Wei-Yang Lee ,  Hun-Jan Tao

IPC分类号： H01L21/338

CPC分类号： H01L21/823857 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823842 ,  H01L29/513 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/7833

摘要： A method for fabricating an integrated circuit device is disclosed which includes providing a substrate having first, second, and third regions; and forming first, second, and third gate structures in the first, second, and third regions, respectively. The first, second, and third gate structures include a gate dielectric layer, the gate dielectric layer being a first thickness in the first gate structure, a second thickness in the second gate structure, and a third thickness in the third gate structure. Forming the gate dielectric layer of the first, second, and third thicknesses can include forming an etching barrier layer over the gate dielectric layer in at least one of the first, second, or third regions while forming the first, second, and third gate structures, and/or prior to forming the gate dielectric layer in at least one of the first, second, or third regions, performing an implantation process on the at least one region.

摘要翻译： 公开了一种用于制造集成电路器件的方法，其包括提供具有第一，第二和第三区域的衬底; 以及分别在第一，第二和第三区域中形成第一，第二和第三栅极结构。 第一，第二和第三栅极结构包括栅极介电层，栅极电介质层是第一栅极结构中的第一厚度，第二栅极结构中的第二厚度，以及第三栅极结构中的第三厚度。 形成第一，第二和第三厚度的栅介质层可以包括在形成第一，第二和第三栅极结构的至少一个第一，第二或第三区域中的栅极电介质层上方形成蚀刻阻挡层 ，和/或在第一，第二或第三区域中的至少一个中形成栅介质层之前，在至少一个区域上执行注入工艺。

公开(公告)号：US20110306196A1

公开(公告)日：2011-12-15

申请号：US13215658

申请日：2011-08-23

申请人： Kuang-Yuan Hsu ,  Da-Yuan Lee ,  Wei-Yang Lee ,  Hun-Jan Tao

发明人： Kuang-Yuan Hsu ,  Da-Yuan Lee ,  Wei-Yang Lee ,  Hun-Jan Tao

IPC分类号： H01L21/28

CPC分类号： H01L21/823857 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823842 ,  H01L29/513 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/7833

摘要： A method for fabricating an integrated circuit device is disclosed which includes providing a substrate having first, second, and third regions; and forming first, second, and third gate structures in the first, second, and third regions, respectively. The first, second, and third gate structures include a gate dielectric layer, the gate dielectric layer being a first thickness in the first gate structure, a second thickness in the second gate structure, and a third thickness in the third gate structure. Forming the gate dielectric layer of the first, second, and third thicknesses can include forming an etching barrier layer over the gate dielectric layer in at least one of the first, second, or third regions while forming the first, second, and third gate structures, and/or prior to forming the gate dielectric layer in at least one of the first, second, or third regions, performing an implantation process on the at least one region.

摘要翻译： 公开了一种用于制造集成电路器件的方法，其包括提供具有第一，第二和第三区域的衬底; 以及分别在第一，第二和第三区域中形成第一，第二和第三栅极结构。 第一，第二和第三栅极结构包括栅极介电层，栅极电介质层是第一栅极结构中的第一厚度，第二栅极结构中的第二厚度，以及第三栅极结构中的第三厚度。 形成第一，第二和第三厚度的栅介质层可以包括在形成第一，第二和第三栅极结构的至少一个第一，第二或第三区域中的栅极电介质层上方形成蚀刻阻挡层 ，和/或在第一，第二或第三区域中的至少一个中形成栅介质层之前，在至少一个区域上执行注入工艺。

公开(公告)号：US08008143B2

公开(公告)日：2011-08-30

申请号：US12649555

申请日：2009-12-30

申请人： Kuang-Yuan Hsu ,  Da-Yuan Lee ,  Wei-Yang Lee ,  Hun-Jan Tao

发明人： Kuang-Yuan Hsu ,  Da-Yuan Lee ,  Wei-Yang Lee ,  Hun-Jan Tao

IPC分类号： H01L21/338

CPC分类号： H01L21/823857 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823842 ,  H01L29/513 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/7833

摘要： A method for fabricating an integrated circuit device is disclosed. An exemplary method can include providing a substrate having a first region, a second region, and a third region; and forming a first gate structure in the first region, a second gate structure in the second region, and a third gate structure in the third region, wherein the first, second, and third gate structures include a gate dielectric layer, the gate dielectric layer being a first thickness in the first gate structure, a second thickness in the second gate structure, and a third thickness in the third gate structure. Forming the gate dielectric layer of the first, second, and third thicknesses can include forming an etching barrier layer over the gate dielectric layer in at least one of the first, second, or third regions while forming the first, second, and third gate structures, and/or prior to forming the gate dielectric layer in at least one of the first, second, or third regions, performing an implantation process on the at least one region.

摘要翻译： 公开了一种用于制造集成电路器件的方法。 示例性方法可以包括提供具有第一区域，第二区域和第三区域的衬底; 以及在所述第一区域中形成第一栅极结构，在所述第二区域中形成第二栅极结构，以及在所述第三区域中形成第三栅极结构，其中所述第一，第二和第三栅极结构包括栅极介电层，所述栅极介电层 是第一栅极结构中的第一厚度，第二栅极结构中的第二厚度，以及第三栅极结构中的第三厚度。 形成第一，第二和第三厚度的栅介质层可以包括在形成第一，第二和第三栅极结构的至少一个第一，第二或第三区域中的栅极电介质层上方形成蚀刻阻挡层 ，和/或在第一，第二或第三区域中的至少一个中形成栅介质层之前，在至少一个区域上执行注入工艺。

公开(公告)号：US20110256682A1

公开(公告)日：2011-10-20

申请号：US12761159

申请日：2010-04-15

申请人： Xiong-Fei Yu ,  Wei-Yang Lee ,  Da-Yuan Lee ,  Kuang-Yuan Hsu ,  Yuan-Hung Chiu ,  Hun-Jan Tao ,  Hongyu Yu ,  Wu Ling

发明人： Xiong-Fei Yu ,  Wei-Yang Lee ,  Da-Yuan Lee ,  Kuang-Yuan Hsu ,  Yuan-Hung Chiu ,  Hun-Jan Tao ,  Hongyu Yu ,  Wu Ling

IPC分类号： H01L21/336 ,  H01L21/28

CPC分类号： H01L29/517 ,  H01L21/02181 ,  H01L21/0228 ,  H01L21/02337 ,  H01L21/02348 ,  H01L21/823857 ,  H01L29/513 ,  H01L29/66545

摘要： A method is provided for fabricating a semiconductor device. A semiconductor substrate is provided. A first high-k dielectric layer is formed on the semiconductor substrate. A first treatment is performed on the high-k dielectric layer. In an embodiment, the treatment includes a UV radiation in the presence of O2 and/or O3. A second high-k dielectric layer is formed on the treated first high-k dielectric layer. A second treatment is performed on the second high-k dielectric layer. In an embodiment, the high-k dielectric layer forms a gate dielectric layer of a field effect transistor.

摘要翻译： 提供了制造半导体器件的方法。 提供半导体衬底。 在半导体衬底上形成第一高k电介质层。 在高k电介质层上进行第一处理。 在一个实施方案中，该处理包括在存在O 2和/或O 3的情况下的UV辐射。 在被处理的第一高k电介质层上形成第二高k电介质层。 对第二高k电介质层进行第二处理。 在一个实施例中，高k电介质层形成场效应晶体管的栅介质层。

公开(公告)号：US20080182430A1

公开(公告)日：2008-07-31

申请号：US11698239

申请日：2007-01-25

申请人： Jennifer Chen ,  Chi-Chun Chen ,  Hun-Jan Tao

发明人： Jennifer Chen ,  Chi-Chun Chen ,  Hun-Jan Tao

IPC分类号： H01L21/00

CPC分类号： H01L21/324 ,  H01L21/26513 ,  H01L21/2686 ,  H01L29/6659

摘要： A method of forming an integrated circuit is provided. The method includes performing a multiple-time flash anneal process to a wafer, wherein the multiple-time flash anneal process comprises preheating the wafer to a first preheat temperature; performing a first flash on the wafer with a first flash energy; preheating the wafer to a second preheat temperature; and performing a second flash on the wafer with a second flash energy.

摘要翻译： 提供一种形成集成电路的方法。 该方法包括对晶片执行多次闪光退火处理，其中多次闪光退火工艺包括将晶片预热至第一预热温度; 以第一闪光能量在晶片上进行第一次闪光; 将晶片预热至第二预热温度; 以及以第二闪光能量在所述晶片上执行第二次闪光。