公开(公告)号：US08856499B1

公开(公告)日：2014-10-07

申请号：US11893615

申请日：2007-08-15

申请人： Michael J. M. Toksvig ,  Justin M. Mahan ,  Edward A. Hutchins ,  Tyson J. Bergland ,  James T. Battle ,  Ashok Srinivasan

发明人： Michael J. M. Toksvig ,  Justin M. Mahan ,  Edward A. Hutchins ,  Tyson J. Bergland ,  James T. Battle ,  Ashok Srinivasan

IPC分类号： G06F15/00 ,  G06F7/38 ,  G06F9/44 ,  G06F9/00

CPC分类号： G06F9/3836 ,  G06F9/321 ,  G06F9/381 ,  G06F9/383

摘要： An apparatus is disclosed. The apparatus comprises an instruction mapping table, which includes a plurality of instruction counts and a plurality of instruction pointers each corresponding with one of the instruction counts. Each instruction pointer identifies a next instruction for execution. Further, each instruction count specifies a number of instructions to execute beginning with the next instruction. The apparatus also has a data operation unit adapted to receive a data group and adapted to execute on the received data group the number of instructions specified by a current instruction count of the instruction mapping table beginning with the next instruction identified by a current instruction pointer of the instruction mapping table before proceeding with another data group.

摘要翻译： 公开了一种装置。 该装置包括指令映射表，其包括多个指令计数和多个指令指针，每个指令指针与指令计数之一相对应。 每个指令指针标识下一个执行指令。 此外，每个指令计数指定从下一条指令开始执行的指令数。 该装置还具有数据操作单元，该数据操作单元适于接收数据组并适于在接收到的数据组上执行指令映射表的当前指令计数指定的指令数，该指令开始于由当前指令指针 在进行另一个数据组之前的指令映射表。

公开(公告)号：US08314803B2

公开(公告)日：2012-11-20

申请号：US11893499

申请日：2007-08-15

申请人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Edward A. Hutchins ,  Michael J. M. Toksvig ,  Justin M. Mahan

发明人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Edward A. Hutchins ,  Michael J. M. Toksvig ,  Justin M. Mahan

IPC分类号： G06F15/80 ,  G06T1/20 ,  G09G5/36

CPC分类号： G06T1/20

摘要： An arithmetic logic stage in a graphics processor unit pipeline includes a number of arithmetic logic units (ALUs) and at least one buffer that stores pixel data for a group of pixels. Each clock cycle, the buffer stores one row of a series of rows of pixel data. A deserializer deserializes the rows of pixel data before the pixel data is placed in the buffer. After the buffer accumulates all rows of pixel data for a pixel, then the pixel data for the pixel can be operated on by the ALUs.

摘要翻译： 图形处理器单元流水线中的算术逻辑级包括多个算术逻辑单元（ALU）和至少一个存储一组像素的像素数据的缓冲器。 每个时钟周期，缓冲存储一行一系列像素数据。 在将像素数据放置在缓冲器中之前，解串器反序列化像素数据行。 在缓冲器累积像素的所有像素数据行之后，可以由ALU操作像素的像素数据。

公开(公告)号：US08599208B2

公开(公告)日：2013-12-03

申请号：US11893622

申请日：2007-08-15

申请人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Edward A. Hutchins ,  Michael J. M. Toksvig ,  Justin M. Mahan

发明人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Edward A. Hutchins ,  Michael J. M. Toksvig ,  Justin M. Mahan

IPC分类号： G06F12/02 ,  G06F15/80 ,  G09G5/36

CPC分类号： G09G5/363 ,  G06F9/30098 ,  G06F9/3879 ,  G06T1/20 ,  G06T15/005

摘要： An arithmetic logic stage in a graphics processor unit includes arithmetic logic units (ALUs) and global registers. The registers contain global values for a group of pixels. Global values may be read from any of the registers, regardless of which of the pixels is being operated on by the ALUs. However, when writing results of the ALU operations, only some of the global registers are candidates to be written to, depending on the pixel number. Accordingly, overwriting of data is prevented.

公开(公告)号：US08775777B2

公开(公告)日：2014-07-08

申请号：US11893584

申请日：2007-08-15

申请人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Michael J. M. Toksvig ,  Justin M. Mahan ,  Edward A. Hutchins

发明人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Michael J. M. Toksvig ,  Justin M. Mahan ,  Edward A. Hutchins

IPC分类号： G06F15/76

CPC分类号： G06F9/3016 ,  G06F9/30036 ,  G06F9/30167 ,  G06F9/30185 ,  G06F9/3853 ,  G06F9/3885 ,  G06T15/005

摘要： Sourcing immediate values from a very long instruction word includes determining if a VLIW sub-instruction expansion condition exists. If the sub-instruction expansion condition exists, operation of a portion of a first arithmetic logic unit component is minimized. In addition, a part of a second arithmetic logic unit component is expanded by utilizing a block of a very long instruction word, which is normally utilized by the first arithmetic logic unit component, for the second arithmetic logic unit component if the sub-instruction expansion condition exists.

摘要翻译： 从非常长的指令字中采集即时值包括确定是否存在VLIW子指令扩展条件。 如果存在子指令扩展条件，则将第一算术逻辑单元组件的一部分的操作最小化。 此外，如果副指令扩展，则第二算术逻辑单元组件的一部分通过利用第二算术逻辑单元组件通常由第一算术逻辑单元组件使用的非常长的指令字的块来扩展 条件存在。

公开(公告)号：US08521800B1

公开(公告)日：2013-08-27

申请号：US11893498

申请日：2007-08-15

申请人： Tyson J. Bergland ,  Michael J. M. Toksvig ,  Justin M. Mahan

发明人： Tyson J. Bergland ,  Michael J. M. Toksvig ,  Justin M. Mahan

IPC分类号： G06F7/38

CPC分类号： G06F7/57 ,  G06F7/5443 ,  G06F9/30 ,  G06F9/3001 ,  G06F9/3893

摘要： An arithmetic logic stage in a graphics pipeline includes a number of arithmetic logic units (ALUs). The ALUs each include, for example, a multiplier and an adder. The ALUs are interconnected by circuitry that, for example, routes the output from the multiplier in one ALU to both the adder in that ALU and an adder in another ALU.

摘要翻译： 图形流水线中的算术逻辑级包括多个算术逻辑单元（ALU）。 每个ALU包括例如乘法器和加法器。 ALU通过电路互连，例如，将一个ALU中的乘法器的输出路由到该ALU中的加法器和另一个ALU中的加法器。

公开(公告)号：US20110254848A1

公开(公告)日：2011-10-20

申请号：US11893499

申请日：2007-08-15

申请人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Edward A. Hutchins ,  Michael J.M. Toksvig ,  Justin M. Mahan

发明人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Edward A. Hutchins ,  Michael J.M. Toksvig ,  Justin M. Mahan

IPC分类号： G06T1/00

CPC分类号： G06T1/20

摘要： An arithmetic logic stage in a graphics processor unit pipeline includes a number of arithmetic logic units (ALUs) and at least one buffer that stores pixel data for a group of pixels. Each clock cycle, the buffer stores one row of a series of rows of pixel data. A deserializer deserializes the rows of pixel data before the pixel data is placed in the buffer. After the buffer accumulates all rows of pixel data for a pixel, then the pixel data for the pixel can be operated on by the ALUs.

摘要翻译： 图形处理器单元流水线中的算术逻辑级包括多个算术逻辑单元（ALU）和至少一个存储一组像素的像素数据的缓冲器。 每个时钟周期，缓冲存储一行一系列像素数据。 在将像素数据放置在缓冲器中之前，解串器反序列化像素数据行。 在缓冲器累积像素的所有像素数据行之后，可以由ALU操作像素的像素数据。

公开(公告)号：US20090046103A1

公开(公告)日：2009-02-19

申请号：US11893622

申请日：2007-08-15

申请人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Edward A. Hutchins ,  Michael J.M. Toksvig ,  Justin M. Mahan

发明人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Edward A. Hutchins ,  Michael J.M. Toksvig ,  Justin M. Mahan

IPC分类号： G06T1/20 ,  G06F15/16 ,  G09G5/37

CPC分类号： G09G5/363 ,  G06F9/30098 ,  G06F9/3879 ,  G06T1/20 ,  G06T15/005

摘要： An arithmetic logic stage in a graphics processor unit includes arithmetic logic units (ALUs) and global registers. The registers contain global values for a group of pixels. Global values may be read from any of the registers, regardless of which of the pixels is being operated on by the ALUs. However, when writing results of the ALU operations, only some of the global registers are candidates to be written to, depending on the pixel number. Accordingly, overwriting of data is prevented.

摘要翻译： 图形处理器单元中的算术逻辑级包括算术逻辑单元（ALU）和全局寄存器。 这些寄存器包含一组像素的全局值。 可以从任何寄存器读取全局值，而不管由哪个像素由ALU操作。 然而，当写入ALU操作的结果时，根据像素数目，只有一些全局寄存器被写入候选。 因此，防止了数据的重写。

公开(公告)号：US20090049276A1

公开(公告)日：2009-02-19

申请号：US11893584

申请日：2007-08-15

申请人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Michael J.M. Toksvig ,  Justin M. Mahan ,  Edward A. Hutchins

发明人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Michael J.M. Toksvig ,  Justin M. Mahan ,  Edward A. Hutchins

IPC分类号： G06F9/30 ,  G06F9/302 ,  G06F9/305

CPC分类号： G06F9/3016 ,  G06F9/30036 ,  G06F9/30167 ,  G06F9/30185 ,  G06F9/3853 ,  G06F9/3885 ,  G06T15/005

摘要： Sourcing immediate values from a very long instruction word includes determining if a VLIW sub-instruction expansion condition exists. If the sub-instruction expansion condition exists, operation of a portion of a first arithmetic logic unit component is minimized. In addition, a part of a second arithmetic logic unit component is expanded by utilizing a block of a very long instruction word, which is normally utilized by the first arithmetic logic unit component, for the second arithmetic logic unit component if the sub-instruction expansion condition exists.

摘要翻译： 从非常长的指令字中采集即时值包括确定是否存在VLIW子指令扩展条件。 如果存在子指令扩展条件，则将第一算术逻辑单元组件的一部分的操作最小化。 此外，如果副指令扩展，则第二算术逻辑单元组件的一部分通过利用第二算术逻辑单元组件通常由第一算术逻辑单元组件使用的非常长的指令字的块来扩展 条件存在。

公开(公告)号：US20120213435A1

公开(公告)日：2012-08-23

申请号：US13403910

申请日：2012-02-23

申请人： Walter E. Donovan ,  Tyson J. Bergland

发明人： Walter E. Donovan ,  Tyson J. Bergland

IPC分类号： G06K9/36

CPC分类号： H04N19/186 ,  G06T9/004 ,  H04N19/124 ,  H04N19/176 ,  H04N19/182 ,  H04N19/593 ,  H04N19/70 ,  H04N19/90

摘要： A method for performing image rendering. The method includes identifying a tile in an image, wherein the image comprises a plurality of tiles including color data that is displayed by a plurality of pixels. A quantized first base value and a quantized second base value are accessed from a block of memory, wherein the block is associated with the tile. Reverse quantization is performed on the quantized first and second base values to obtain a reproduced first base value, and a reproduced second base value corresponding to the tile for purposes of determining color values for corresponding pixels.

摘要翻译： 一种执行图像渲染的方法。 所述方法包括识别图像中的瓦片，其中所述图像包括多个瓦片，所述瓦片包括由多个像素显示的颜色数据。 从存储器块访问量化的第一基值和量化的第二基值，其中块与瓦片相关联。 对量化的第一和第二基值进行反向量化，以获得再现的第一基值和与瓦片对应的再现的第二基值，以便确定相应像素的颜色值。

公开(公告)号：US20090046105A1

公开(公告)日：2009-02-19

申请号：US11893620

申请日：2007-08-15

申请人： Tyson J. Bergland ,  Craig M. Okruhlica

发明人： Tyson J. Bergland ,  Craig M. Okruhlica

IPC分类号： G09G5/00

CPC分类号： G06T15/005

摘要： An arithmetic logic stage in a graphics processor unit includes a number of arithmetic logic units (ALUs). An instruction is applied to sets of operands comprising pixel data associated with different pixels. The value of a conditional execute bit determines how the pixel data in a set of operands is processed by the ALUs.

摘要翻译： 图形处理器单元中的算术逻辑级包括多个算术逻辑单元（ALU）。 将指令应用于包括与不同像素相关联的像素数据的操作数组。 条件执行位的值确定一组操作数中的像素数据如何由ALU处理。