公开(公告)号：US20090085620A1

公开(公告)日：2009-04-02

申请号：US11862312

申请日：2007-09-27

申请人： Michael R. May ,  Raymond L. Vargas

发明人： Michael R. May ,  Raymond L. Vargas

IPC分类号： H03L7/06

CPC分类号： H03L7/0995 ,  G06F1/06

摘要： A clock system includes a phase locked loop, a phase divider, and a control module. The phase locked loop (PLL) produces a plurality of phase-offset output oscillations. The phase divider generates a clock signal from one or more of the plurality of phase-offset output oscillations based on a phase divider control signal. The control module generates the phase divider control signal based on a desired setting for the clock signal.

摘要翻译： 时钟系统包括锁相环，相位分配器和控制模块。 锁相环（PLL）产生多个相位偏移输出振荡。 相位分离器基于相位分配器控制信号从多个相位偏移输出振荡中的一个或多个产生时钟信号。 控制模块基于时钟信号的期望设置产生相位分配器控制信号。

公开(公告)号：US07940132B2

公开(公告)日：2011-05-10

申请号：US11862312

申请日：2007-09-27

申请人： Michael R. May ,  Raymond L. Vargas

发明人： Michael R. May ,  Raymond L. Vargas

IPC分类号： H03K21/10

CPC分类号： H03L7/0995 ,  G06F1/06

摘要： A clock system includes a phase locked loop, a phase divider, and a control module. The phase locked loop (PLL) produces a plurality of phase-offset output oscillations. The phase divider generates a clock signal from one or more of the plurality of phase-offset output oscillations based on a phase divider control signal. The control module generates the phase divider control signal based on a desired setting for the clock signal.

摘要翻译： 时钟系统包括锁相环，相位分配器和控制模块。 锁相环（PLL）产生多个相位偏移输出振荡。 相位分离器基于相位分配器控制信号从多个相位偏移输出振荡中的一个或多个产生时钟信号。 控制模块基于时钟信号的期望设置产生相位分配器控制信号。

公开(公告)号：US09015375B2

公开(公告)日：2015-04-21

申请号：US11402648

申请日：2006-04-11

申请人： Roderick Holley, II ,  Raymond L. Vargas ,  John Gregory Ferrara

发明人： Roderick Holley, II ,  Raymond L. Vargas ,  John Gregory Ferrara

IPC分类号： G06F3/00 ,  G06F5/10 ,  G06F5/14

CPC分类号： G06F5/10 ,  G06F5/14 ,  G06F2205/062

摘要： A buffer controller includes a first write pointer generation module for generating a first write pointer that points to a first sequence of write locations in a buffer memory, that directs an input module to store a sequence of samples of a real-time signal in a buffer memory. A read pointer generation module generates a plurality of read pointers for a corresponding plurality of output modules, wherein each of the plurality of read pointers points to a sequence of read locations in the buffer memory, in a buffer order, that contain the sequence of samples.

摘要翻译： 缓冲器控制器包括：第一写入指针生成模块，用于产生指向缓冲存储器中的第一写入位置序列的第一写入指针，其指示输入模块将实时信号的采样序列存储在缓冲器中 记忆。 读指针生成模块为相应的多个输出模块生成多个读指针，其中多个读指针中的每一个指针以缓冲器顺序指向缓冲存储器中的读取位置的序列，其中包含采样序列 。

公开(公告)号：US5357237A

公开(公告)日：1994-10-18

申请号：US941011

申请日：1992-09-04

申请人： David R. Bearden ,  Raymond L. Vargas ,  Elie I. Haddad

发明人： David R. Bearden ,  Raymond L. Vargas ,  Elie I. Haddad

IPC分类号： G06F7/02 ,  G06F7/485 ,  G06F7/50 ,  G06F7/012 ,  H03K5/22

CPC分类号： G06F7/485 ,  G06F7/026

摘要： A data processor (10) has a floating-point execution unit (32) for executing a floating-point compare operation using two data operands. The execution unit (32) uses mantissa comparator logic (107) to perform a bit-wise comparison of a mantissa portion of a first operand with the mantissa portion of a second operand, and to provide a mantissa comparison result. Similarly, exponent comparator logic (122) performs a bit-wise comparison of an exponent portion of the first operand with the exponent portion of the second, and provides an exponent comparison result. Comparator logic (114) in the execution unit receives the mantissa comparison result and the exponent comparison result. If the exponent portions of the two operands are not equal, the comparator logic (114) uses an operand sign bit of each operand and the exponent comparison result to order the two operands. If the exponent portions of the two operands are equal, the comparator logic uses the operand sign bit of each operand and the mantissa comparison result to order the two operands.

摘要翻译： 数据处理器（10）具有用于使用两个数据操作数执行浮点比较操作的浮点执行单元（32）。 执行单元（32）使用尾数比较器逻辑（107）来执行第一操作数的尾数部分与第二操作数的尾数部分的逐位比较，并提供尾数比较结果。 类似地，指数比较器逻辑（122）执行第一操作数的指数部分与第二操作数的指数部分的逐位比较，并提供指数比较结果。 执行单元中的比较器逻辑（114）接收尾数比较结果和指数比较结果。 如果两个操作数的指数部分不相等，则比较器逻辑（114）使用每个操作数的操作数符号位和指数比较结果对两个操作数进行排序。 如果两个操作数的指数部分相等，则比较器逻辑使用每个操作数的操作数符号位和尾数比较结果来排序两个操作数。

公开(公告)号：US5373461A

公开(公告)日：1994-12-13

申请号：US339

申请日：1993-01-04

申请人： David R. Bearden ,  Raymond L. Vargas

发明人： David R. Bearden ,  Raymond L. Vargas

IPC分类号： G06F7/00 ,  G06F7/485 ,  G06F7/50 ,  G06F7/76 ,  G06F7/38

CPC分类号： G06F7/485 ,  G06F2207/3856 ,  G06F7/49936 ,  G06F7/49947

摘要： A method and apparatus for performing prenormalization during execution by an execution unit (100) of a floating-point add/subtract operation using two data operands. The execution unit (100) adds a mantissa portion of a first and a second floating-point data operand to generate a prenormalized mantissa sum. The execution unit (100) minimizes critical path delays to allow high-performance floating-point calculations while simultaneously reducing logic. Instead of treating the prenormalized mantissa sum as a 64-bit value with special treatment in case of a carry out due to overflow, the floating-point adder 100 treats the prenormalized mantissa sum as a 65-bit value, with the most significant bit being a carry output. Instead of conditionally incrementing an initial exponent value, the initial exponent value is always incremented. Thus, allowing the floating-point adder unit 100 to perform the exponent adjustments for normalization and for rounding faster.

摘要翻译： 一种用于在使用两个数据操作数的浮点加法运算执行单元执行执行前正规化的方法和装置。 执行单元（100）添加第一和第二浮点数据操作数的尾数部分以生成预正规化的尾数和。 执行单元（100）使关键路径延迟最小化以允许高性能浮点计算，同时减少逻辑。 浮点加法器100将预正规化尾数和作为64位值处理，因为在进行溢出的情况下进行特殊处理，所以浮点加法器100将预正态化尾数和视为65位值，而最高有效位为 一个进位输出。 不是有条件地增加初始指数值，而是始终递增初始指数值。 因此，允许浮点加法器单元100执行用于归一化的指数调整和更快的舍入。