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    Method and arrangement for local sychronization in master-slave distributed communication systems
    1.
    发明授权
    Method and arrangement for local sychronization in master-slave distributed communication systems 有权
    主从分布式通信系统中本地同步的方法和布置

    公开(公告)号：US08009702B2

    公开(公告)日：2011-08-30

    申请号：US12777439

    申请日：2010-05-11

    申请人： Michel Colmant ,  Alan Benner ,  Francois G. Abel ,  Michel Poret ,  Norbert Schumacher ,  Alain Blanc ,  Mark Verhappen ,  Mitch Gusat

    发明人： Michel Colmant ,  Alan Benner ,  Francois G. Abel ,  Michel Poret ,  Norbert Schumacher ,  Alain Blanc ,  Mark Verhappen ,  Mitch Gusat

    IPC分类号： H04J3/06

    CPC分类号： H04L49/153 ,  H04L49/254 ,  H04L49/3009 ,  H04L49/3072 ,  H04L49/3081 ,  H04L49/45

    摘要： A communication system which consists of several modules—operating in parallel on segments of a packet—to increase speed and handling capacity. One module acts as master, the others are slave modules controlled by control signals derived by the master module. It is important that in each module the data segment and the respective control signal of each packet are correctly synchronized, because in large systems the data paths carrying packet segments and the control signal paths may have substantially different delays. The invention provides for measurement of the propagation delay differences and for introducing a controlled delay in each slave module, so that data segments and control signals can be correctly correlated by delaying either the one or the other. Synchronization packets are transmitted besides normal data packets, for obtaining time stamps which are used to determine the delay difference.

    摘要翻译： 一种通信系统，由多个模块组成，在分组的分段上并行运行，以提高速度和处理能力。 一个模块作为主机，其他模块由主模块导出的控制信号控制的从模块。 重要的是，在每个模块中，数据段和每个分组的相应控制信号被正确同步，因为在大系统中，承载分组段和控制信号路径的数据路径可能具有显着不同的延迟。 本发明提供了传播延迟差的测量和用于在每个从模块中引入受控延迟，使得数据段和控制信号可以通过延迟其中一个或另一个来正确地相关。 同步数据包除正常数据包之外传输，用于获取用于确定延迟差的时间戳。

    METHOD AND ARRANGEMENT FOR LOCAL SYCHRONIZATION IN MASTER-SLAVE DISTRIBUTED COMMUNICATION SYSTEMS
    2.
    发明申请
    METHOD AND ARRANGEMENT FOR LOCAL SYCHRONIZATION IN MASTER-SLAVE DISTRIBUTED COMMUNICATION SYSTEMS 有权
    主从分布式通信系统中的本地协议的方法和布置

    公开(公告)号：US20100220749A1

    公开(公告)日：2010-09-02

    申请号：US12777439

    申请日：2010-05-11

    申请人： Michael COLMANT ,  Alan Benner ,  Francois G. Abel ,  Michel Poret ,  Norbert Schumacher ,  Alain Blanc ,  Mark Verhappen ,  Mitch Gusat

    发明人： Michael COLMANT ,  Alan Benner ,  Francois G. Abel ,  Michel Poret ,  Norbert Schumacher ,  Alain Blanc ,  Mark Verhappen ,  Mitch Gusat

    IPC分类号： H04J3/06

    CPC分类号： H04L49/153 ,  H04L49/254 ,  H04L49/3009 ,  H04L49/3072 ,  H04L49/3081 ,  H04L49/45

    摘要： A communication system which consists of several modules—operating in parallel on segments of a packet—to increase speed and handling capacity. One module acts as master, the others are slave modules controlled by control signals derived by the master module. It is important that in each module the data segment and the respective control signal of each packet are correctly synchronized, because in large systems the data paths carrying packet segments and the control signal paths may have substantially different delays. The invention provides for measurement of the propagation delay differences and for introducing a controlled delay in each slave module, so that data segments and control signals can be correctly correlated by delaying either the one or the other. Synchronization packets are transmitted besides normal data packets, for obtaining time stamps which are used to determine the delay difference.

    摘要翻译： 一种通信系统，由多个模块组成，在分组的分段上并行运行，以提高速度和处理能力。 一个模块作为主机，其他模块由主模块导出的控制信号控制的从模块。 重要的是，在每个模块中，数据段和每个分组的相应控制信号被正确同步，因为在大系统中，承载分组段和控制信号路径的数据路径可能具有显着不同的延迟。 本发明提供了传播延迟差的测量和用于在每个从模块中引入受控延迟，使得数据段和控制信号可以通过延迟其中一个或另一个来正确地相关。 同步数据包除正常数据包之外传输，用于获取用于确定延迟差的时间戳。

    Method and arrangement for local synchronization in master-slave distributed communication systems
    3.
    发明授权
    Method and arrangement for local synchronization in master-slave distributed communication systems 失效
    主从分布式通信系统中本地同步的方法和布置

    公开(公告)号：US07720105B2

    公开(公告)日：2010-05-18

    申请号：US10512671

    申请日：2003-03-31

    申请人： Michael Colmant ,  Alan Benner ,  Francois G. Abel ,  Michel Poret ,  Norbert Schumacher ,  Alain Blanc ,  Mark Verhappen ,  Mitch Gusat

    发明人： Michael Colmant ,  Alan Benner ,  Francois G. Abel ,  Michel Poret ,  Norbert Schumacher ,  Alain Blanc ,  Mark Verhappen ,  Mitch Gusat

    IPC分类号： H04L7/00

    CPC分类号： H04L49/153 ,  H04L49/254 ,  H04L49/3009 ,  H04L49/3072 ,  H04L49/3081 ,  H04L49/45

    摘要： For switching or transmitting data packets, one can provide communication systems which consist of several modules —operating in parallel on segments of a packet —to increase speed and handling capacity. One module acts as master, others are slave modules controlled by control signals derived by the master module. It is important to correctly synchronize in each module the data segment and the respective control signal of each packet, because in large systems the data paths carrying packet segments and the control signal paths may have substantially different delays. The invention provides for measurement of the propagation delay differences and for introducing a controlled delay in each slave module, so that data segments and control signals can be correctly correlated by delaying either the one or the other. Synchronization packets are transmitted besides normal data packets, for obtaining time stamps which are used to determine the delay difference.

    摘要翻译： 对于切换或传输数据分组，可以提供由多个模块组成的通信系统，这些模块在分组的段上并行运行，以提高速度和处理能力。 一个模块作为主机，另一个模块是由主模块导出的控制信号控制的从模块。 在每个模块中正确同步数据段和每个数据包的相应控制信号是很重要的，因为在大型系统中，携带数据包的数据路径和控制信号路径可能具有显着不同的延迟。 本发明提供了传播延迟差的测量和用于在每个从模块中引入受控延迟，使得数据段和控制信号可以通过延迟其中一个或另一个来正确地相关。 同步数据包除正常数据包之外传输，用于获取用于确定延迟差的时间戳。

    IML-stream generated error insertion / FRU isolation
    4.
    发明授权
    IML-stream generated error insertion / FRU isolation 失效
    IML流生成错误插入/ FRU隔离

    公开(公告)号：US07107490B2

    公开(公告)日：2006-09-12

    申请号：US10313326

    申请日：2002-12-06

    申请人： Andreas Eisenhoffer ,  Harald Fischer ,  Helmut Kohler ,  Norbert Schumacher

    发明人： Andreas Eisenhoffer ,  Harald Fischer ,  Helmut Kohler ,  Norbert Schumacher

    IPC分类号： G06F11/00

    CPC分类号： G06F11/261

    摘要： The present invention relates to a method and system for testing error detection programs dedicated for detecting hardware failures in a computer system, in which error case patterns comprising stimuli values are generated and response patterns to the hardware are evaluated. In order to develop and debug such error detection programs already at an early phase during hardware development it is proposed to feed a simulation model (26) of said hardware with said error patterns, and after running said model, evaluating (12) the model response patterns generated by the simulation model and comparing the response patterns with those expected as a result of the error detection program.

    摘要翻译： 本发明涉及用于检测专用于检测计算机系统中的硬件故障的错误检测程序的方法和系统，其中产生包括刺激值的错误情况模式并评估对硬件的响应模式。 为了在硬件开发过程中早期阶段开发和调试这种错误检测程序，建议用所述错误模式来提供所述硬件的仿真模型（26），并且在运行所述模型之后，评估（12）模型响应 仿真模型生成的模式，并将响应模式与错误检测程序的结果进行比较。

    Checking data integrity in buffered data transmission
    5.
    发明授权
    Checking data integrity in buffered data transmission 失效
    检查缓冲数据传输中的数据完整性

    公开(公告)号：US5694400A

    公开(公告)日：1997-12-02

    申请号：US433410

    申请日：1995-08-10

    申请人： Gilles Gervais ,  Ingemar Holm ,  Helmut Kohler ,  Thomas Koehler ,  Norbert Schumacher ,  Gerhard Zilles

    发明人： Gilles Gervais ,  Ingemar Holm ,  Helmut Kohler ,  Thomas Koehler ,  Norbert Schumacher ,  Gerhard Zilles

    IPC分类号： G06F7/00 ,  G06F11/00 ,  G06F11/10 ,  G06F11/16 ,  G11C29/10 ,  G11C29/24

    CPC分类号： G06F11/1008 ,  G06F11/0763 ,  G11C29/10 ,  G11C29/24 ,  G06F7/00

    摘要： Discloses a device and a method for checking by means of a checker (100). the data incorporating check bits read into a memory stack. The device comprises a first counter (20), which is connected through logical gates (30a-d) with some of the memory input lines (25), and a second counter (80) between the checker (100) and the memory (50), which is connected through logical gates (70a-d) to the memory output lines (55) corresponding to the memory input lines (25) with the first (20) and the second (80). counters generating continuous binary values. The method comprising the following stages: combination of the data to be read in with a value generated by a first counter (20) in accordance with an exclusive-OR operation; reading the logically combined data into the memory (50); reading the logically combined data from the memory (50); combination of the logically combined data read out with a value generated by a second counter (80) in accordance with an exclusive-OR operation; checking the data read out for parity in a parity checker (100). The invention may be used in a buffer memory (50) between two asynchronously timed buses.

    摘要翻译： PCT No.PCT / EP93 / 03572 Sec。 371日期：1995年8月10日 102（e）日期1995年8月10日PCT提交1993年12月15日PCT公布。 公开号WO94 / 15290 日期1994年7月7日通过检查器（100）显示设备和检查方法。 包含检查位的数据读入存储器堆栈。 该装置包括通过逻辑门（30a-d）与一些存储器输入线（25）连接的第一计数器（20）和在检验器（100）和存储器（50）之间的第二计数器 ），其通过第一（20）和第二（80）通过逻辑门（70a-d）连接到与存储器输入线（25）对应的存储器输出线（55）。 计数器产生连续的二进制值。 该方法包括以下阶段：根据异或运算将待读取的数据与由第一计数器（20）生成的值的组合; 将逻辑组合数据读入存储器（50）; 从存储器（50）读取逻辑组合的数据; 根据异或运算，逻辑组合数据的读出与由第二计数器（80）生成的值的组合; 在奇偶校验器（100）中检查读出的奇偶校验数据。 本发明可以用在两个异步定时总线之间的缓冲存储器（50）中。

    Programmable neural logic device
    6.
    发明授权
    Programmable neural logic device 失效
    可编程神经逻辑器件

    公开(公告)号：US5218245A

    公开(公告)日：1993-06-08

    申请号：US758642

    申请日：1991-09-12

    申请人： Helmut Kohler ,  Norbert Schumacher

    发明人： Helmut Kohler ,  Norbert Schumacher

    IPC分类号： G06G7/60 ,  G06F15/18 ,  G06N3/06 ,  G06N3/063 ,  H03K19/173

    CPC分类号： H03K19/1736 ,  G06N3/063

    摘要： A programmable logic cell, compatible with LSSD (Level Sensitive Scan Design) technique, is described whose internal logic function can be initially loaded from an EPROM or external processor. The output or contents of one cell can be connected to another cell to alter the logic operation of the second cell even while this second cell is in operation. The cells can be connected together to form a neural network.

    摘要翻译： 描述了与LSSD（电平敏感扫描设计）技术兼容的可编程逻辑单元，其内部逻辑功能可以从EPROM或外部处理器初始加载。 一个单元的输出或内容可以连接到另一单元，以改变第二单元的逻辑运算，即使该第二单元正在运行。 细胞可以连接在一起形成神经网络。

    Chip circuit for combined and data compressed FIFO arbitration for a non-blocking switch
    10.
    发明授权
    Chip circuit for combined and data compressed FIFO arbitration for a non-blocking switch 失效
    用于非阻塞开关的组合和数据压缩FIFO仲裁的片状电路

    公开(公告)号：US07675930B2

    公开(公告)日：2010-03-09

    申请号：US12033867

    申请日：2008-02-19

    申请人： Francois Abel ,  Gottfried Andreas Goldrian ,  Ingemar Holm ,  Helmut Kohler ,  Norbert Schumacher

    发明人： Francois Abel ,  Gottfried Andreas Goldrian ,  Ingemar Holm ,  Helmut Kohler ,  Norbert Schumacher

    IPC分类号： H04L12/54

    CPC分类号： H04L49/90 ,  H04L2012/5679

    摘要： A system for switching data packets through a multiple (m) input, multiple (n) output switching device providing switching having a fast one-cycle throughput. A respective switching device behaves like an output queued switch from a set of distributed output queues reading the incoming input control information from the plurality of input ports (IP) and compresses the information in a form which allows an easy association with a respective output port (OP) to which an individual input port is temporarily mapped.

    摘要翻译： 一种用于通过多输入（n）输出切换装置切换数据分组的系统，其提供具有快速单周期吞吐量的切换。 相应的交换设备的行为类似于从多个输入端口（IP）读取输入输入控制信息的一组分布式输出队列的输出排队交换机，并以允许与相应输出端口（...）容易关联的形式来压缩信息 OP），单个输入端口临时映射到该端口。