公开(公告)号：US20100327362A1

公开(公告)日：2010-12-30

申请号：US12823660

申请日：2010-06-25

申请人： Ralf Richter ,  Hartmut Ruelke ,  Joerg Hohage

发明人： Ralf Richter ,  Hartmut Ruelke ,  Joerg Hohage

IPC分类号： H01L27/088 ,  H01L21/768

CPC分类号： H01L21/84 ,  H01L21/823412 ,  H01L21/823425 ,  H01L29/7843

摘要： In sophisticated semiconductor devices, non-insulating materials with extremely high internal stress level may be used in the contact level in order to enhance performance of circuit elements, such as field effect transistors, wherein the non-insulating material may be appropriately “encapsulated” by dielectric material. Consequently, a desired high strain level may be obtained on the basis of a reduced layer thickness, while still providing the insulating characteristics required in the contact level.

摘要翻译： 在复杂的半导体器件中，可以在接触电平中使用具有非常高的内部应力水平的非绝缘材料，以便增强诸如场效应晶体管的电路元件的性能，其中非绝缘材料可以被适当地“封装” 介电材料。 因此，可以基于减小的层厚度获得期望的高应变水平，同时仍然提供接触水平所需的绝缘特性。

公开(公告)号：US08759232B2

公开(公告)日：2014-06-24

申请号：US13588460

申请日：2012-08-17

申请人： Joerg Hohage ,  Hartmut Ruelke ,  Ralf Richter

发明人： Joerg Hohage ,  Hartmut Ruelke ,  Ralf Richter

IPC分类号： H01L21/31 ,  H01L21/469

CPC分类号： H01L21/76832 ,  C23C16/345 ,  C23C16/45523 ,  H01L21/0217 ,  H01L21/022 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/76834 ,  H01L21/823807 ,  H01L29/665 ,  H01L29/7833 ,  H01L29/7843

摘要： The present disclosure provides manufacturing techniques and semiconductor devices in which performance of P-channel transistors may be enhanced on the basis of a stress mechanism that involves the deposition of a dielectric bi-layer system. Contrary to conventional strategies, an additional pre-treatment may be performed prior to the deposition of an adhesion layer in a plasma-free process atmosphere, thereby enabling a reduced thickness of the adhesion layer and a higher internal stress level of the subsequent top layer.

摘要翻译： 本公开提供了制造技术和半导体器件，其中可以基于涉及沉积介电双层系统的应力机制来增强P沟道晶体管的性能。 与常规策略相反，可以在粘附层在无等离子体的工艺气氛中沉积之前进行另外的预处理，从而能够减小粘合层的厚度和随后的顶层的更高的内应力水平。

公开(公告)号：US08450172B2

公开(公告)日：2013-05-28

申请号：US12823660

申请日：2010-06-25

申请人： Ralf Richter ,  Hartmut Ruelke ,  Joerg Hohage

发明人： Ralf Richter ,  Hartmut Ruelke ,  Joerg Hohage

IPC分类号： H01L21/8238 ,  H01L21/4763 ,  H01L21/44

CPC分类号： H01L21/84 ,  H01L21/823412 ,  H01L21/823425 ,  H01L29/7843

摘要： In sophisticated semiconductor devices, non-insulating materials with extremely high internal stress level may be used in the contact level in order to enhance performance of circuit elements, such as field effect transistors, wherein the non-insulating material may be appropriately “encapsulated” by dielectric material. Consequently, a desired high strain level may be obtained on the basis of a reduced layer thickness, while still providing the insulating characteristics required in the contact level.

摘要翻译： 在复杂的半导体器件中，可以在接触电平中使用具有非常高的内部应力水平的非绝缘材料，以便增强诸如场效应晶体管的电路元件的性能，其中非绝缘材料可以被适当地“封装” 介电材料。 因此，可以基于减小的层厚度获得期望的高应变水平，同时仍然提供接触水平所需的绝缘特性。

公开(公告)号：US20140048912A1

公开(公告)日：2014-02-20

申请号：US13588460

申请日：2012-08-17

申请人： Joerg Hohage ,  Hartmut Ruelke ,  Ralf Richter

发明人： Joerg Hohage ,  Hartmut Ruelke ,  Ralf Richter

IPC分类号： H01L21/31 ,  H01L29/06

CPC分类号： H01L21/76832 ,  C23C16/345 ,  C23C16/45523 ,  H01L21/0217 ,  H01L21/022 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/76834 ,  H01L21/823807 ,  H01L29/665 ,  H01L29/7833 ,  H01L29/7843

摘要： The present disclosure provides manufacturing techniques and semiconductor devices in which performance of P-channel transistors may be enhanced on the basis of a stress mechanism that involves the deposition of a dielectric bi-layer system. Contrary to conventional strategies, an additional pre-treatment may be performed prior to the deposition of an adhesion layer in a plasma-free process atmosphere, thereby enabling a reduced thickness of the adhesion layer and a higher internal stress level of the subsequent top layer.

摘要翻译： 本公开提供了制造技术和半导体器件，其中可以基于涉及沉积介电双层系统的应力机制来增强P沟道晶体管的性能。 与常规策略相反，可以在粘附层在无等离子体的工艺气氛中沉积之前进行另外的预处理，从而能够减小粘合层的厚度和随后的顶层的更高的内应力水平。

公开(公告)号：US08211795B2

公开(公告)日：2012-07-03

申请号：US11970876

申请日：2008-01-08

申请人： Joerg Hohage ,  Volker Kahlert ,  Hartmut Ruelke ,  Ulrich Mayer

发明人： Joerg Hohage ,  Volker Kahlert ,  Hartmut Ruelke ,  Ulrich Mayer

IPC分类号： H01L21/44

CPC分类号： H01L21/02074 ,  H01L21/3148 ,  H01L21/318 ,  H01L21/3185 ,  H01L21/76826 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76849 ,  H01L21/76867 ,  H01L21/76883

摘要： A new technique is disclosed in which a barrier/cap layer for a copper based metal line is formed by using a thermal-chemical treatment based on hydrogen with a surface modification on the basis of a silicon-containing precursor followed by an in situ plasma based deposition of silicon based dielectric barrier material. The thermal-chemical cleaning process is performed in the absence of any plasma ambient.

摘要翻译： 公开了一种新技术，其中通过使用基于氢的热化学处理形成用于铜基金属线的阻挡层/盖层，其基于含硅前驱物进行表面改性，然后基于等离子体原位 硅基电介质阻挡材料的沉积。 在没有任何等离子体环境的情况下进行热化学清洗过程。

公开(公告)号：US07030044B2

公开(公告)日：2006-04-18

申请号：US10463910

申请日：2003-06-16

申请人： Hartmut Ruelke ,  Joerg Hohage ,  Thomas Werner ,  Frank Mauersberger

发明人： Hartmut Ruelke ,  Joerg Hohage ,  Thomas Werner ,  Frank Mauersberger

IPC分类号： H01L21/31 ,  H01L21/469

CPC分类号： H01L21/0214 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/0276 ,  H01L21/3143 ,  H01L21/3144 ,  H01L21/3145 ,  H01L21/31612 ,  H01L21/3212 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/7684 ,  H01L21/76877 ,  Y10S438/952

摘要： A method of forming a multi-layer stack over a low-k dielectric layer is disclosed, wherein the multi-layer stack provides an improved anti-reflective effect and an enhanced protection of the underlying low-k dielectric material during the chemical mechanical polishing process. The multi-layer stack includes silicon dioxide based sub-layers, which may be formed in a highly efficient, non-expensive plasma enhanced deposition method, wherein the optical characteristics may be adjusted by varying a ratio of silane and nitrogen oxide during the deposition.

摘要翻译： 公开了一种在低k电介质层上形成多层堆叠的方法，其中多层堆叠在化学机械抛光工艺期间提供改进的抗反射效应和增强的底层低k电介质材料的保护 。 多层堆叠包括可以以高效，非昂贵的等离子体增强沉积方法形成的基于二氧化硅的子层，其中可以通过在沉积期间改变硅烷和氮氧化物的比例来调节光学特性。

公开(公告)号：US20060076652A1

公开(公告)日：2006-04-13

申请号：US11125046

申请日：2005-05-09

申请人： Joerg Hohage ,  Hartmut Ruelke ,  Kai Frohberg

发明人： Joerg Hohage ,  Hartmut Ruelke ,  Kai Frohberg

IPC分类号： H01L23/58 ,  H01L21/469

CPC分类号： H01L29/7843 ,  H01L21/823412 ,  H01L21/823437 ,  H01L29/665

摘要： A semiconductor structure comprises a transistor element formed in a substrate. A stressed layer is formed over the transistor element. The stressed layer has a predetermined tensile intrinsic stress of about 900 MPa or more. Due to this high intrinsic stress, the stressed layer exerts considerable elastic forces to the channel region of the transistor element. Thus, tensile stress is created in the channel region. The tensile stress leads to an increase of the electron mobility in the channel region.

摘要翻译： 半导体结构包括形成在衬底中的晶体管元件。 应力层形成在晶体管元件上。 应力层具有约900MPa以上的预定拉伸内应力。 由于这种高的固有应力，应力层对晶体管元件的沟道区域施加相当大的弹性力。 因此，在通道区域中产生拉伸应力。 拉伸应力导致通道区域中电子迁移率的增加。

公开(公告)号：US20060113641A1

公开(公告)日：2006-06-01

申请号：US11177774

申请日：2005-07-08

申请人： Joerg Hohage ,  Hartmut Ruelke ,  Kai Frohberg

发明人： Joerg Hohage ,  Hartmut Ruelke ,  Kai Frohberg

IPC分类号： H01L23/58 ,  H01L21/302

CPC分类号： H01L29/7833 ,  H01L21/823412 ,  H01L21/823468 ,  H01L21/823807 ,  H01L21/823864 ,  H01L29/665 ,  H01L29/7843

摘要： A semiconductor structure comprises a transistor element formed in a substrate. A stressed layer is formed over the transistor element. The stressed layer has a predetermined compressive intrinsic stress having an absolute value of about 1 GPa or more. Due to this high intrinsic stress, the stressed layer exerts considerable elastic forces to the channel region of the transistor element. Thus, compressive stress is created in the channel region. The compressive stress leads to an increase of the mobility of holes in the channel region.

摘要翻译： 半导体结构包括形成在衬底中的晶体管元件。 应力层形成在晶体管元件上。 应力层具有绝对值为约1GPa以上的预定压缩本征应力。 由于这种高的固有应力，应力层对晶体管元件的沟道区域施加相当大的弹性力。 因此，在通道区域中产生压应力。 压缩应力导致通道区域中孔的迁移率的增加。

公开(公告)号：US06596631B1

公开(公告)日：2003-07-22

申请号：US09626455

申请日：2000-07-26

申请人： Minh Van Ngo ,  Hartmut Ruelke ,  Lothar Mergili ,  Joerg Hohage ,  Lu You ,  Robert A. Huertas ,  Richard J. Huang

发明人： Minh Van Ngo ,  Hartmut Ruelke ,  Lothar Mergili ,  Joerg Hohage ,  Lu You ,  Robert A. Huertas ,  Richard J. Huang

IPC分类号： H01L244

CPC分类号： H01L21/76883 ,  H01L21/76834 ,  Y10S438/913

摘要： The integrity of the interface and adhesion between a barrier or capping layer and a Cu or Cu alloy interconnect member is significantly enhanced by delaying and/or slowly ramping up the introduction of silane to deposit a silicon nitride capping layer after treating the exposed planarized surface of the Cu or Cu alloy with an ammonia-containing plasma. Other embodiments include purging the reaction chamber with nitrogen at elevated temperature to remove residual gases prior to introducing the wafer for plasma treatment.

摘要翻译： 通过在处理暴露的平坦化表面之后延迟和/或缓慢地升高硅烷的引入以沉积氮化硅覆盖层来显着增强界面的完整性和阻挡层或覆盖层与Cu或Cu合金互连构件之间的粘合性 具有含氨等离子体的Cu或Cu合金。 其他实施方案包括在升高的温度下用氮气吹扫反应室以在引入用于等离子体处理的晶片之前去除残留气体。

公开(公告)号：US06368948B1

公开(公告)日：2002-04-09

申请号：US09626454

申请日：2000-07-26

申请人： Minh Van Ngo ,  Hartmut Ruelke ,  Joerg Hohage ,  Lothar Mergili

发明人： Minh Van Ngo ,  Hartmut Ruelke ,  Joerg Hohage ,  Lothar Mergili

IPC分类号： H01L2120

CPC分类号： H01L21/76838 ,  H01L21/76834

摘要： Reliably capped Cu interconnects are formed with a significant reduction in the amount and size of hillocks by reducing the time during which the Cu interconnect is exposed to elevated temperatures for plasma surface treatment and capping layer deposition. Embodiments of the present invention include maintaining a continuous plasma during surface treatment to remove copper oxide and capping layer deposition, and exposing the wafer to elevated temperatures to no greater than 60 seconds in the reaction chamber.

摘要翻译： 通过减少Cu互连暴露于升高的温度以进行等离子体表面处理和覆盖层沉积的时间，形成可靠的封盖的Cu互连，其显着减少了小丘的数量和尺寸。 本发明的实施例包括在表面处理期间保持连续等离子体以去除氧化铜和封盖层沉积，并将晶片暴露于升高的温度至不超过60秒的反应室中。