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1.发明授权
公开(公告)号：US6128641A
公开(公告)日：2000-10-03
申请号：US928252
申请日：1997-09-12
CPC分类号： G06F9/30043 , G06F9/30054 , G06F9/462
摘要： The present invention relates to a method of context switching from a first task to a second task in a data processing unit having a register file with a plurality of general purpose registers and a context switch register, a memory comprising a previous context save area and an unused context save area. The memory is coupled with the register file and an instruction control unit with a program counter register and a program status word register coupled with the memory and the register file. The method comprises the steps of acquiring a new save area from said unused save area, storing the context of the first task in said new area, linking the new area with said previous context save area.
摘要翻译： 本发明涉及一种在具有多个通用寄存器和上下文切换寄存器的寄存器文件的数据处理单元中的从第一任务到第二任务的上下文切换的方法，包括先前的上下文保存区域的存储器和 未使用的上下文保存区域。 存储器与寄存器文件和具有程序计数器寄存器的指令控制单元和与存储器和寄存器文件耦合的程序状态字寄存器耦合。 该方法包括以下步骤：从所述未使用的保存区域获取新的保存区域，将第一任务的上下文存储在所述新区域中，将新区域与所述先前的上下文保存区域相链接。
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2.发明授权Data processing unit with debug capabilities using a memory protection unit 失效具有使用存储器保护单元的调试功能的数据处理单元公开(公告)号：US06175913B1
公开(公告)日：2001-01-16
申请号：US08928768
申请日：1997-09-12
申请人： Eric Chesters , Roger D. Arnold , Rod G. Fleck
发明人： Eric Chesters , Roger D. Arnold , Rod G. Fleck
IPC分类号： G06F1500
CPC分类号： G06F11/3636 , G06F11/3656
摘要： A data processing unit is described which comprises a central processing unit, a bus coupled with the central processing unit to access a device via address and data lines coupled with the bus. A debug unit is coupled to the bus, a protection unit is coupled with the bus and with the debug unit for protecting access on the bus. The protection unit is programmable to operate in a protecting mode in which the bus can be protected and in a debug mode in which a signal is sent to the debug unit, whereupon the debug unit generates a debug signal.
摘要翻译： 描述了一种数据处理单元，其包括中央处理单元，与中央处理单元耦合的总线，以经由与总线耦合的地址和数据线访问设备。 调试单元耦合到总线，保护单元与总线和调试单元耦合，用于保护总线上的访问。 保护单元可编程为在保护模式下工作，其中总线可以被保护，并且在调制模式中，信号被发送到调试单元，于是调试单元产生调试信号。
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公开(公告)号：US06393551B1
公开(公告)日：2002-05-21
申请号：US09320827
申请日：1999-05-26
申请人： Balraj Singh , Eric Chesters , Venkat Mattela , Rod G. Fleck
发明人： Balraj Singh , Eric Chesters , Venkat Mattela , Rod G. Fleck
IPC分类号： G06F1516
CPC分类号： G06F9/381
摘要： A method and an apparatus for reducing the number of instruction transactions in a microprocessor are disclosed. As a method, the number of issued instructions carried by an issued instruction bus in a computer system are reduced by determining if an instruction fetched by a fetch unit matches a cached instruction tag. When the fetched instruction matches the cached instruction tag, an opcode and an associated instruction corresponding to the cached instruction tag are directly injected to an appropriate function unit. The apparatus includes a plurality of tag PC cache memory devices used to store tag PC entries associated with target instructions injected directly to corresponding function units included microprocessors and the like. The injection reduces the number of instructions fetched from the program memory as well as the number of issued instructions carried by an issued instruction bus.
摘要翻译： 公开了一种用于减少微处理器中的指令交易数量的方法和装置。 作为一种方法，通过确定由获取单元获取的指令是否与缓存的指令标签相匹配，来减少由计算机系统中发出的指令总线承载的发出指令的数量。 当获取的指令与缓存的指令标签匹配时，与缓存的指令标签相对应的操作码和相关联的指令被直接注入到适当的功能单元中。 该装置包括用于存储与直接注入到包括微处理器等的相应功能单元的目标指令相关联的标签PC条目的多个标签PC缓存存储器设备。 注入减少了从程序存储器中取出的指令数量以及发出的指令总线所携带的指令数量。
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公开(公告)号：US6085315A
公开(公告)日：2000-07-04
申请号：US928444
申请日：1997-09-12
申请人： Rod G. Fleck , Venkat Mattela , Eric Chesters , Muhammad Afsar
发明人： Rod G. Fleck , Venkat Mattela , Eric Chesters , Muhammad Afsar
CPC分类号： G06F9/3885 , G06F9/325 , G06F9/3804
摘要： The data processing device according to the invention comprises an instruction providing unit having an input and an output, a pipeline unit for processing data having input and output stages, a loop pipeline unit for processing a loop instruction having input and output stages, said input stages of said pipeline units being coupled to said output of said instruction providing unit, said instruction providing unit providing data for said pipelines, and said pipeline units processing said data independently.
摘要翻译： 根据本发明的数据处理装置包括具有输入和输出的指令提供单元，用于处理具有输入和输出级的数据的流水线单元，用于处理具有输入和输出级的循环指令的循环流水线单元，所述输入级 所述管线单元耦合到所述指令提供单元的所述输出，所述指令提供单元为所述管线提供数据，所述流水线单元独立地处理所述数据。
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公开(公告)号：US06516428B2
公开(公告)日：2003-02-04
申请号：US09235565
申请日：1999-01-22
申请人： Andreas Wenzel , Eric Chesters , Rod G. Fleck , Gary Sheedy
发明人： Andreas Wenzel , Eric Chesters , Rod G. Fleck , Gary Sheedy
IPC分类号： G06F1100
CPC分类号： G06F11/3648 , G06F11/3466
摘要： An on-chip debug system includes a data band selector operable to transmit to an emulator the selected data bands generated by the selected components in an integrated circuit. The data band selector is directed by the emulator based upon instructions received from a host computer.
摘要翻译： 片上调试系统包括数据带选择器，其可操作以向仿真器发送由集成电路中的所选择的部件产生的所选数据带。 数据带选择器由仿真器根据从主计算机接收的指令来引导。
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公开(公告)号：US07339837B2
公开(公告)日：2008-03-04
申请号：US10848997
申请日：2004-05-18
IPC分类号： G11C7/10
CPC分类号： G06F17/5045
摘要： A configurable processor architecture uses a common simulation database for multiple processor configurations to reduce the cost of producing customized processor configurations. An unchanging core portion is used in each processor configuration. To support different memory modules, identification signals are provided from the memory modules or an identification module to configure the core portion.
摘要翻译： 可配置的处理器架构使用多个处理器配置的通用模拟数据库来降低生产定制处理器配置的成本。 在每个处理器配置中使用不变的核心部分。 为了支持不同的存储器模块，从存储器模块或识别模块提供识别信号以配置核心部分。
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公开(公告)号：US08270231B2
公开(公告)日：2012-09-18
申请号：US12912336
申请日：2010-10-26
IPC分类号： G11C7/10
CPC分类号： G06F17/5045
摘要： A configurable processor architecture uses a common simulation database for multiple processor configurations to reduce the cost of producing customized processor configurations. An unchanging core portion is used in each processor configuration. To support different memory modules, identification signals are provided from the memory modules or an identification module to configure the core portion.
摘要翻译： 可配置的处理器架构使用多个处理器配置的通用模拟数据库来降低生产定制处理器配置的成本。 在每个处理器配置中使用不变的核心部分。 为了支持不同的存储器模块，从存储器模块或识别模块提供识别信号以配置核心部分。
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公开(公告)号：US20110032029A1
公开(公告)日：2011-02-10
申请号：US12912336
申请日：2010-10-26
CPC分类号： G06F17/5045
摘要： A configurable processor architecture uses a common simulation database for multiple processor configurations to reduce the cost of producing customized processor configurations. An unchanging core portion is used in each processor configuration. To support different memory modules, identification signals are provided from the memory modules or an identification module to configure the core portion.
摘要翻译： 可配置的处理器架构使用多个处理器配置的通用模拟数据库来降低生产定制处理器配置的成本。 在每个处理器配置中使用不变的核心部分。 为了支持不同的存储器模块，从存储器模块或识别模块提供识别信号以配置核心部分。
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公开(公告)号：US20050258517A1
公开(公告)日：2005-11-24
申请号：US10848997
申请日：2004-05-18
申请人： Klaus Oberlaender , Ralph Haines , Eric Chesters , Dirk Behrens
发明人： Klaus Oberlaender , Ralph Haines , Eric Chesters , Dirk Behrens
IPC分类号： H01L23/495
CPC分类号： G06F17/5045
摘要： A configurable processor architecture uses a common simulation database for multiple processor configurations to reduce the cost of producing customized processor configurations. An unchanging core portion is used in each processor configuration. To support different memory modules, identification signals are provided from the memory modules or an identification module to configure the core portion.
摘要翻译： 可配置的处理器架构使用多个处理器配置的通用模拟数据库来降低生产定制处理器配置的成本。 在每个处理器配置中使用不变的核心部分。 为了支持不同的存储器模块，从存储器模块或识别模块提供识别信号以配置核心部分。
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公开(公告)号：US07821849B2
公开(公告)日：2010-10-26
申请号：US12028302
申请日：2008-02-08
IPC分类号： G11C7/10
CPC分类号： G06F17/5045
摘要： A configurable processor architecture uses a common simulation database for multiple processor configurations to reduce the cost of producing customized processor configurations. An unchanging core portion is used in each processor configuration. To support different memory modules, identification signals are provided from the memory modules or an identification module to configure the core portion.
摘要翻译： 可配置的处理器架构使用多个处理器配置的通用模拟数据库来降低生产定制处理器配置的成本。 在每个处理器配置中使用不变的核心部分。 为了支持不同的存储器模块，从存储器模块或识别模块提供识别信号以配置核心部分。
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