公开(公告)号：US20120246602A1

公开(公告)日：2012-09-27

申请号：US13237663

申请日：2011-09-20

申请人： Sachiko Kobayashi ,  Satoshi Tanaka ,  Shigeki Nojima ,  Kazuhiro Takahata

发明人： Sachiko Kobayashi ,  Satoshi Tanaka ,  Shigeki Nojima ,  Kazuhiro Takahata

IPC分类号： G06F17/50

CPC分类号： G03F1/36 ,  G03F1/70 ,  H01L27/0207

摘要： An embodiment provides a method of preparing a pattern. In the pattern preparing method, when mask patterns corresponding to on-substrate patterns are prepared to form the on-substrate patterns corresponding to design patterns, the mask patterns are prepared based on a correlation which needs to be satisfied between the design patterns so that a relation which same the correlation can be satisfied between the mask patterns corresponding to the design patterns.

摘要翻译： 实施例提供了一种制备图案的方法。 在图案制作方法中，当准备对应于衬底图案的掩模图案以形成与设计图案相对应的衬底上图案时，基于需要在设计图案之间满足的相关性来准备掩模图案，使得 在与设计图案对应的掩模图案之间可以满足相关性的关系。

公开(公告)号：US20120198396A1

公开(公告)日：2012-08-02

申请号：US13237854

申请日：2011-09-20

申请人： Masanari KAJIWARA ,  Sachiko Kobayashi ,  Satoshi Tanaka ,  Kazuhiro Takahata ,  Shigeki Nojima ,  Toshiya Kotani ,  Shimon Maeda

发明人： Masanari KAJIWARA ,  Sachiko Kobayashi ,  Satoshi Tanaka ,  Kazuhiro Takahata ,  Shigeki Nojima ,  Toshiya Kotani ,  Shimon Maeda

IPC分类号： G06F17/50

CPC分类号： H01L22/20 ,  H01L22/12 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method of optimizing a semiconductor device manufacturing process according to an embodiment is a method of optimizing a semiconductor device manufacturing process in which a pattern based on circuit design is formed. The method of optimizing a semiconductor device manufacturing process according to the embodiment includes: at the time of calculation of a statistic amount based on a distribution of differences at a plurality of sites between a pattern formed by a first exposing apparatus in a first condition and a pattern formed by a second exposing apparatus in a second condition, calculating the statistic amount after applying weighting to the differences based on information on an electrical characteristic; and repeating the calculating with the second condition being changed, and selecting an condition in which the total sum becomes a minimum or equal to or less than a standard value as an optimized condition of the second exposing apparatus.

摘要翻译： 根据实施例的优化半导体器件制造工艺的方法是优化其中形成基于电路设计的图案的半导体器件制造工艺的方法。 根据实施例的半导体器件制造方法的优化方法包括：在基于在第一状态下由第一曝光装置形成的图案与第一状态之间的多个位置处的差异的分布的统计量的计算时， 在第二状态下由第二曝光装置形成的图案，基于关于电特性的信息对所述差进行加权计算后的统计量; 并重复进行第二条件的计算，并且选择总和变为最小或等于或小于标准值的条件作为第二曝光装置的优化条件。

公开(公告)号：US07890908B2

公开(公告)日：2011-02-15

申请号：US11472441

申请日：2006-06-22

申请人： Shigeki Nojima ,  Yoko Oikawa ,  Satoshi Tanaka

发明人： Shigeki Nojima ,  Yoko Oikawa ,  Satoshi Tanaka

IPC分类号： G06F17/50

CPC分类号： G06F17/5081 ,  G03F1/36

摘要： A method for verifying mask pattern data includes preparing design circuit data on a design circuit which realizes a desired electrical operation. Data on a design circuit pattern having a structure which realizes the design circuit on a semiconductor substrate is prepared. Mask pattern data on a pattern of a mask used in order to produce the design circuit pattern is prepared. A circuit pattern which is to be obtained by processing a film using the pattern of the mask indicated by the mask pattern data is acquired. Circuit data on a circuit realized by at least a first part of the circuit pattern is produced. A circuit mismatch part where the circuit data and a part of the design circuit data which corresponds to the first part of the circuit pattern do not match up is detected.

摘要翻译： 一种验证掩模图案数据的方法包括：在设计电路上准备设计电路数据，实现所需的电气操作。 制备具有实现半导体衬底上的设计电路的结构的设计电路图案的数据。 准备用于产生设计电路图案的掩模图形上的掩模图案数据。 获取通过使用由掩模图案数据指示的掩模的图案来处理胶片而获得的电路图案。 产生由电路图案的至少第一部分实现的电路上的电路数据。 检测与电路图案的第一部分对应的电路数据和设计电路数据的一部分不匹配的电路失配部。

公开(公告)号：US07571417B2

公开(公告)日：2009-08-04

申请号：US11012494

申请日：2004-12-16

申请人： Kyoko Izuha ,  Shigeki Nojima ,  Toshiya Kotani ,  Satoshi Tanaka

发明人： Kyoko Izuha ,  Shigeki Nojima ,  Toshiya Kotani ,  Satoshi Tanaka

IPC分类号： G06F17/50

CPC分类号： G03F7/70441 ,  G03F1/36

摘要： A pattern verification method includes preparing a desired pattern and a mask pattern forming the desired pattern on a substrate, defining at least one evaluation point on an edge of the desired pattern, defining at least one process parameter to compute the transferred/formed pattern, defining a reference value and a variable range for each of the process parameters, and computing a positional displacement for each first points corresponding to the evaluation point, first points computed using correction mask pattern and a plurality of combinations of parameter values obtained by varying the process parameters within the variable range or within the respective variable ranges. The positional displacement is a displacement between first point and the evaluation point. The method further includes computing a statistics of the positional displacements for each of the evaluation points, and outputting information modifying the mask pattern according to the statistics.

摘要翻译： 模式验证方法包括在衬底上制备期望图案和形成期望图案的掩模图案，在期望图案的边缘上限定至少一个评估点，限定至少一个过程参数以计算所转移/形成的图案，定义 针对每个处理参数的参考值和可变范围，并且计算与评估点相对应的每个第一点的位置偏移，使用校正掩模图案计算的第一点和通过改变处理参数获得的参数值的多个组合 在可变范围内或在相应的可变范围内。 位置偏移是第一点与评价点之间的位移。 该方法还包括计算每个评估点的位置偏移的统计量，并根据统计信息输出修改掩模图案的信息。

公开(公告)号：US20060039596A1

公开(公告)日：2006-02-23

申请号：US11205017

申请日：2005-08-17

申请人： Shigeki Nojima ,  Hiroshi Motoki ,  Takahiro Ikeda ,  Satoshi Tanaka ,  Takeshi Ito

发明人： Shigeki Nojima ,  Hiroshi Motoki ,  Takahiro Ikeda ,  Satoshi Tanaka ,  Takeshi Ito

IPC分类号： G06K9/00

CPC分类号： G03F1/84

摘要： A pattern measuring method includes preparing a substrate comprising a pattern, extracting a place to be measured on the substrate based on a simulation using pattern data relating to the pattern as input data, generating measurement information for measuring a physical quantity of the place to be measured by a measuring apparatus, and measuring the place to be measured based on the measurement information by the measuring apparatus.

摘要翻译： 图案测量方法包括：准备包括图案的基板，基于使用与图案相关的图案数据作为输入数据的模拟，在基板上提取待测量的地方，生成用于测量待测位置的物理量的测量信息 通过测量装置，并且基于测量装置的测量信息来测量待测量的位置。

公开(公告)号：US20060033049A1

公开(公告)日：2006-02-16

申请号：US11200176

申请日：2005-08-10

申请人： Toshiya Kotani ,  Satoshi Tanaka ,  Shigeki Nojima ,  Soichi Inoue

发明人： Toshiya Kotani ,  Satoshi Tanaka ,  Shigeki Nojima ,  Soichi Inoue

IPC分类号： G21K5/10

CPC分类号： H01J37/3026 ,  G03F1/36 ,  G03F1/68

摘要： A design pattern data preparing method including preparing first mask pattern data based on first design pattern data, predicting a wafer pattern to be formed on a wafer corresponding to the first mask pattern based on the first mask pattern data, judging whether or not a finite difference between the predicted wafer pattern and the pattern to be formed on the wafer is within a predetermined allowable variation amount, correcting a portion of the first design pattern data selectively, the portion including a part corresponding to the finite difference when the finite difference is not within the allowable variation amount, and preparing second design pattern data by synthesizing the first mask pattern data corresponding to the portion including the part selectively corrected and data obtained by eliminating the first mask pattern data corresponding to the portion including the part selectively corrected from the first mask pattern data.

公开(公告)号：US08142961B2

公开(公告)日：2012-03-27

申请号：US12717914

申请日：2010-03-04

申请人： Toshiya Kotani ,  Satoshi Tanaka ,  Shigeki Nojima ,  Koji Hashimoto ,  Soichi Inoue

发明人： Toshiya Kotani ,  Satoshi Tanaka ,  Shigeki Nojima ,  Koji Hashimoto ,  Soichi Inoue

IPC分类号： G03F1/00

CPC分类号： G06F17/5068 ,  G03F1/36

摘要： A pattern correcting method for correcting a design pattern to form a desired pattern on a wafer is disclosed, which comprises defining an allowable dimensional change quantity of each of design patterns, defining a pattern correction condition for the each design pattern based on the allowable dimensional change quantity defined for the each design pattern, and correcting the each design pattern based on the pattern correction condition defined for the each design pattern.

摘要翻译： 公开了一种用于校正在晶片上形成期望图案的设计图案的图案校正方法，其包括限定每个设计图案的允许尺寸变化量，基于允许的尺寸变化来定义每个设计图案的图案校正条件 并且基于为每个设计图案定义的图案校正条件来校正每个设计图案。

公开(公告)号：US07788626B2

公开(公告)日：2010-08-31

申请号：US11138407

申请日：2005-05-27

申请人： Shigeki Nojima ,  Satoshi Tanaka ,  Toshiya Kotani ,  Kyoko Izuha ,  Soichi Inoue

发明人： Shigeki Nojima ,  Satoshi Tanaka ,  Toshiya Kotani ,  Kyoko Izuha ,  Soichi Inoue

IPC分类号： G06F17/50

CPC分类号： G03F1/36

摘要： A pattern data correction method is disclosed, which comprises preparing an integrated circuit pattern, setting a tolerance to the pattern that is allowable error range when the pattern is transferred on a substrate, creating a target pattern within the tolerance, and making correction for the target pattern to make a first correction pattern under a predetermined condition.

摘要翻译： 公开了一种图案数据校正方法，其包括：准备集成电路图案，在图案在衬底上传送时设定容许误差范围的容许度，在公差内产生目标图案，并对目标进行校正 模式以在预定条件下进行第一校正模式。

公开(公告)号：US20100159709A1

公开(公告)日：2010-06-24

申请号：US12717914

申请日：2010-03-04

申请人： Toshiya KOTANI ,  Satoshi Tanaka ,  Shigeki Nojima ,  Koji Hashimoto ,  Soichi Inoue

发明人： Toshiya KOTANI ,  Satoshi Tanaka ,  Shigeki Nojima ,  Koji Hashimoto ,  Soichi Inoue

IPC分类号： H01L21/302 ,  G03F1/00

CPC分类号： G06F17/5068 ,  G03F1/36

摘要： A pattern correcting method for correcting a design pattern to form a desired pattern on a wafer is disclosed, which comprises defining an allowable dimensional change quantity of each of design patterns, defining a pattern correction condition for the each design pattern based on the allowable dimensional change quantity defined for the each design pattern, and correcting the each design pattern based on the pattern correction condition defined for the each design pattern.

摘要翻译： 公开了一种用于校正在晶片上形成期望图案的设计图案的图案校正方法，其包括限定每个设计图案的允许尺寸变化量，基于允许的尺寸变化来定义每个设计图案的图案校正条件 并且基于为每个设计图案定义的图案校正条件来校正每个设计图案。

公开(公告)号：US20070006115A1

公开(公告)日：2007-01-04

申请号：US11472441

申请日：2006-06-22

申请人： Shigeki Nojima ,  Yoko Oikawa ,  Satoshi Tanaka

发明人： Shigeki Nojima ,  Yoko Oikawa ,  Satoshi Tanaka

IPC分类号： G06F17/50

CPC分类号： G06F17/5081 ,  G03F1/36

摘要： A method for verifying mask pattern data includes preparing design circuit data on a design circuit which realizes a desired electrical operation. Data on a design circuit pattern having a structure which realizes the design circuit on a semiconductor substrate is prepared. Mask pattern data on a pattern of a mask used in order to produce the design circuit pattern is prepared. A circuit pattern which is to be obtained by processing a film using the pattern of the mask indicated by the mask pattern data is acquired. Circuit data on a circuit realized by at least a first part of the circuit pattern is produced. A circuit mismatch part where the circuit data and a part of the design circuit data which corresponds to the first part of the circuit pattern do not match up is detected.

摘要翻译： 一种验证掩模图案数据的方法包括：在设计电路上准备设计电路数据，实现所需的电气操作。 制备具有实现半导体衬底上的设计电路的结构的设计电路图案的数据。 准备用于产生设计电路图案的掩模图形上的掩模图案数据。 获取通过使用由掩模图案数据指示的掩模的图案来处理胶片而获得的电路图案。 产生由电路图案的至少第一部分实现的电路上的电路数据。 检测与电路图案的第一部分对应的电路数据和设计电路数据的一部分不匹配的电路失配部。