公开(公告)号：US20140006644A1

公开(公告)日：2014-01-02

申请号：US13536647

申请日：2012-06-28

申请人： Sakthivel Komarasamy Pullagoundapatti ,  Krishna Venkanna Bhandi ,  Chithambaranathan G ,  Claus Pribbernow ,  Shrinivas Sureban

发明人： Sakthivel Komarasamy Pullagoundapatti ,  Krishna Venkanna Bhandi ,  Chithambaranathan G ,  Claus Pribbernow ,  Shrinivas Sureban

IPC分类号： G06F3/00

CPC分类号： G06F12/0284 ,  Y02D10/13

摘要： A method for mapping addresses between one or more master devices and at least one common slave device in a multiprocessor system is provided, the system including a bus interconnect for interfacing between the master devices and the common slave device. The method includes steps of: receiving a first address corresponding to a bus transaction between a given one of the one or more master devices and the common slave device; decoding a unique identifier associated with the given one of the one or more master devices; and generating a second address as a function of the first address and the unique identifier for remapping access to the common slave device by the given one of the one or more master devices.

摘要翻译： 提供了一种用于在多处理器系统中映射一个或多个主设备与至少一个公共从设备之间的地址的方法，该系统包括用于在主设备和公共从设备之间进行接口的总线互连。 该方法包括以下步骤：接收对应于所述一个或多个主设备中的给定一个与所述公共从设备之间的总线事务的第一地址; 解码与所述一个或多个主设备中的给定一个相关联的唯一标识符; 以及生成作为所述第一地址的函数的第二地址和所述唯一标识符，用于由所述一个或多个主设备中的给定一个重新映射对所述公共从设备的访问。

公开(公告)号：US08583844B2

公开(公告)日：2013-11-12

申请号：US13118603

申请日：2011-05-31

申请人： Sakthivel Komarasamy Pullagoundapatti ,  Srinivasa Rao Kothamasu ,  Venkat Rao Vallapaneni ,  Claus Pribbernow ,  Shrinivas Sureban

发明人： Sakthivel Komarasamy Pullagoundapatti ,  Srinivasa Rao Kothamasu ,  Venkat Rao Vallapaneni ,  Claus Pribbernow ,  Shrinivas Sureban

IPC分类号： G06F13/00 ,  G06F13/364

CPC分类号： G06F13/364 ,  G06F13/4022 ,  G06F15/17312 ,  G06F2213/0038

摘要： A system and method for optimizing slave transaction ID width based on sparse connection between multiple masters and multiple slaves in a multilayer multilevel interconnect system-on-chip (SOC) architecture are disclosed. In one embodiment, slave transaction ID widths are computed for a first processing subsystem and a second processing subsystem including multiple masters and multiple slaves. Further, a slave transaction ID for each master to any slave in the first processing subsystem and in the second processing subsystem is generated based on the computed slave transaction ID width. Furthermore, sparse connection information between the multiple masters and multiple slaves is determined via a first bus matrix in the first processing subsystem. A first optimized slave transaction ID for each master to any slave in the first processing subsystem is then generated by removing don't care bits in each generated slave transaction ID based on the sparse connection information.

摘要翻译： 公开了一种基于多层互连片上系统（SOC）架构中的多个主机与多个从机之间的稀疏连接来优化从事事务ID宽度的系统和方法。 在一个实施例中，为第一处理子系统和包括多个主器件和多个从器件的第二处理子系统计算从事事务ID宽度。 此外，基于所计算的从事事务ID宽度，生成针对第一处理子系统和第二处理子系统中的任何从属设备的每个主机的从事事务ID。 此外，多个主站和多个从站之间的稀疏连接信息通过第一处理子系统中的第一总线矩阵来确定。 然后，通过根据稀疏连接信息去除每个生成的从事事务ID中的无关位，来生成第一处理子系统中的每个主设备到每个主设备的第一优化的从事事务ID。

公开(公告)号：US07984212B2

公开(公告)日：2011-07-19

申请号：US12425382

申请日：2009-04-17

申请人： Sakthivel Komarasamy Pullagoundapatti ,  Shrinivas Sureban

发明人： Sakthivel Komarasamy Pullagoundapatti ,  Shrinivas Sureban

IPC分类号： G06F5/16 ,  G06F13/00

CPC分类号： G06F5/065

摘要： A system and method for sharing peripheral first-in-first-out (FIFO) resources is disclosed. In one embodiment, a system for utilizing peripheral FIFO resources includes a processor, a first peripheral FIFO controller and a second peripheral FIFO controller coupled to the processor for controlling buffering of first data and second data associated with the processor respectively. Further, the system includes a merge module coupled to the first peripheral FIFO controller and the second peripheral FIFO controller for merging a first FIFO channel associated with the first peripheral FIFO controller and a second FIFO channel associated with the second peripheral FIFO controller based on an operational state of the first FIFO channel and an operational state of the second FIFO channel respectively. Also, the system includes a first FIFO and a second FIFO coupled to the merge module via the first FIFO channel and the second FIFO channel respectively.

摘要翻译： 公开了一种用于共享外围先入先出（FIFO）资源的系统和方法。 在一个实施例中，用于利用外围FIFO资源的系统包括处理器，第一外围FIFO控制器和耦合到处理器的第二外围FIFO控制器，用于分别控制与处理器相关联的第一数据和第二数据的缓冲。 此外，该系统包括耦合到第一外围FIFO控制器的合并模块和第二外围FIFO控制器，用于根据操作的第二外围FIFO控制器合并与第一外围FIFO控制器相关联的第一FIFO通道和与第二外围FIFO控制器相关联的第二FIFO通道 第一FIFO通道的状态和第二FIFO通道的操作状态。 而且，该系统包括分别经由第一FIFO信道和第二FIFO信道耦合到合并模块的第一FIFO和第二FIFO。

公开(公告)号：US20120303848A1

公开(公告)日：2012-11-29

申请号：US13118376

申请日：2011-05-28

申请人： Venkat Rao Vallapaneni ,  Srinivasa Rao Kothamasu ,  Sakthivel Komarasamy Pullagoundapatti

发明人： Venkat Rao Vallapaneni ,  Srinivasa Rao Kothamasu ,  Sakthivel Komarasamy Pullagoundapatti

IPC分类号： G06F13/36

CPC分类号： G06F13/364

摘要： A system and method for allocating transaction ID in a system with a plurality of processing modules is disclosed. In one embodiment, a method for assigning transaction ID to a processing module in a network on a chip system (NOCS) with a plurality of processing modules is disclosed. An address space is provided to each of the processing modules. A portion of the address space is selected. A subset of the selected portion of the address space for each of the processing module is selected as Valid Bits. The Valid Bits of the processing module is associated to a transaction ID.

摘要翻译： 公开了一种用于在具有多个处理模块的系统中分配事务ID的系统和方法。 在一个实施例中，公开了一种用于将事务ID分配给具有多个处理模块的芯片系统（NOCS）上的网络中的处理模块的方法。 向每个处理模块提供地址空间。 选择一部分地址空间。 选择每个处理模块的地址空间的所选部分的子集作为有效位。 处理模块的有效位与事务ID相关联。

公开(公告)号：US08533377B2

公开(公告)日：2013-09-10

申请号：US13118376

申请日：2011-05-28

申请人： Venkat Rao Vallapaneni ,  Srinivasa Rao Kothamasu ,  Sakthivel Komarasamy Pullagoundapatti

发明人： Venkat Rao Vallapaneni ,  Srinivasa Rao Kothamasu ,  Sakthivel Komarasamy Pullagoundapatti

IPC分类号： G06F13/00 ,  G06F13/364

CPC分类号： G06F13/364

摘要： A system and method for allocating transaction ID in a system with a plurality of processing modules is disclosed. In one embodiment, a method for assigning transaction ID to a processing module in a network on a chip system (NOCS) with a plurality of processing modules is disclosed. An address space is provided to each of the processing modules. A portion of the address space is selected. A subset of the selected portion of the address space for each of the processing module is selected as Valid Bits. The Valid Bits of the processing module is associated to a transaction ID.

摘要翻译： 公开了一种用于在具有多个处理模块的系统中分配事务ID的系统和方法。 在一个实施例中，公开了一种用于将事务ID分配给具有多个处理模块的芯片系统（NOCS）上的网络中的处理模块的方法。 向每个处理模块提供地址空间。 选择一部分地址空间。 选择每个处理模块的地址空间的所选部分的子集作为有效位。 处理模块的有效位与事务ID相关联。