公开(公告)号：US07519138B2

公开(公告)日：2009-04-14

申请号：US11962066

申请日：2007-12-20

申请人： Sang-Hyun Lee ,  Deog-Kyoon Jeong

发明人： Sang-Hyun Lee ,  Deog-Kyoon Jeong

IPC分类号： H04L7/00

CPC分类号： H04L7/0337 ,  H01L21/2257 ,  H01L21/76816 ,  H01L21/76897 ,  H01L29/66901 ,  H01L29/808 ,  H01L2924/0002 ,  H03L7/0812 ,  H04L7/0037 ,  H01L2924/00

摘要： A data recovery system for a serial digital data link includes a data sampler, compare logic, a phase controller, and a phase shifter. The data sampler samples input data three times in a bit time which time is determined by clock pulses generated by the phase shifter, and recovers digital data according to a predetermined decision criterion. The compare logic compares the output of the data sampler according to a predetermined method. Phase controller uses the output of the compare logic and generates phase control signals. The phase shifter uses the phase control signals and makes three different phase clocks from input clock. The input clock can be an external clock, or can be recovered from the external clock or input data stream.

摘要翻译： 用于串行数字数据链路的数据恢复系统包括数据采样器，比较逻辑，相位控制器和移相器。 数据采样器在一段时间内对输入数据进行三次采样，这个时间由移相器产生的时钟脉冲决定，并根据预定的判定标准恢复数字数据。 比较逻辑根据预定方法比较数据采样器的输出。 相位控制器使用比较逻辑的输出并产生相位控制信号。 移相器使用相位控制信号，并从输入时钟产生三个不同的相位时钟。 输入时钟可以是外部时钟，也可以从外部时钟或输入数据流中恢复。

公开(公告)号：US07102446B1

公开(公告)日：2006-09-05

申请号：US11056995

申请日：2005-02-11

申请人： Hyung-Rok Lee ,  Moon-Sang Hwang ,  Sang-Hyun Lee ,  Bong-Joon Lee ,  Deog-Kyoon Jeong

发明人： Hyung-Rok Lee ,  Moon-Sang Hwang ,  Sang-Hyun Lee ,  Bong-Joon Lee ,  Deog-Kyoon Jeong

IPC分类号： H03L7/07 ,  H03L7/087 ,  H04B1/40 ,  H04B1/50

CPC分类号： H03L7/087 ,  H03K23/507 ,  H03L7/089 ,  H03L7/093 ,  H03L7/099 ,  H03L7/0995 ,  H03L7/10 ,  H03L2207/06 ,  H04L7/0337 ,  Y10S331/02

摘要： A phase lock loop (PLL) for controlling a sampling clock or other clock, and a data sampling circuit, transceiver, or other device including such a PLL. The PLL includes a multi-range VCO, at least one fine control loop for controlling the VCO, and a coarse control loop for controlling the VCO by changing its frequency-voltage characteristic. The coarse control loop includes a frequency lock detector and voltage range monitoring logic. Typically, the frequency lock detector locks operation of the coarse control loop when the difference between the VCO output clock frequency and a reference frequency decreases to within a predetermined threshold, and the unlocked coarse control loop employs the voltage range monitoring logic to change the VCO frequency-voltage characteristic when the VCO's fine control voltage leaves a predetermined range. Other aspects are a transceiver (including at least two receiver interfaces and a transmitter interface) implementing a clocking scheme employing no more than three PLLs for clock generation, and a transceiver having a multi-layered receiver interface including digital circuitry and a single clock-generating PLL (an analog PLL for generating a multiphase clock to be shared by all layers of the receiver interface). Each receiver interface layer performs blind oversampling on a different received signal using the multiphase clock and the digital circuitry includes multilayered digital phase lock loop circuitry which receives the oversampled data.

摘要翻译： 用于控制采样时钟或其他时钟的锁相环（PLL）以及数据采样电路，收发器或包括这种PLL的其它装置。 PLL包括多范围VCO，用于控制VCO的至少一个精细控制环路和用于通过改变其频率 - 电压特性来控制VCO的粗略控制环路。 粗调控制回路包括一个频率锁定检测器和电压范围监控逻辑。 通常，当VCO输出时钟频率和参考频率之间的差减小到预定阈值时，频率锁定检测器锁定粗略控制环路的操作，而解锁的粗略控制环路采用电压范围监控逻辑来改变VCO频率 当VCO的精细控制电压离开预定范围时的电压特性。 其他方面是实现采用不超过三个PLL用于时钟产生的时钟方案的收发器（包括至少两个接收器接口和发射器接口），以及具有包括数字电路和单个时钟产生的多层接收器接口的收发器 PLL（用于产生要由接收器接口的所有层共享的多相时钟的模拟PLL）。 每个接收器接口层使用多相时钟在不同的接收信号上执行盲过采样，并且数字电路包括接收过采样数据的多层数字锁相环电路。

公开(公告)号：US20080152057A1

公开(公告)日：2008-06-26

申请号：US11962066

申请日：2007-12-20

申请人： Sang-Hyun Lee ,  Deog-Kyoon Jeong

发明人： Sang-Hyun Lee ,  Deog-Kyoon Jeong

IPC分类号： H04L7/00

CPC分类号： H04L7/0337 ,  H01L21/2257 ,  H01L21/76816 ,  H01L21/76897 ,  H01L29/66901 ,  H01L29/808 ,  H01L2924/0002 ,  H03L7/0812 ,  H04L7/0037 ,  H01L2924/00

摘要： A data recovery system for a serial digital data link includes a data sampler, compare logic, a phase controller, and a phase shifter. The data sampler samples input data three times in a bit time which time is determined by clock pulses generated by the phase shifter, and recovers digital data according to a predetermined decision criterion. The compare logic compares the output of the data sampler according to a predetermined method. Phase controller uses the output of the compare logic and generates phase control signals. The phase shifter uses the phase control signals and makes three different phase clocks from input clock. The input clock can be an external clock, or can be recovered from the external clock or input data stream.

摘要翻译： 用于串行数字数据链路的数据恢复系统包括数据采样器，比较逻辑，相位控制器和移相器。 数据采样器在一段时间内对输入数据进行三次采样，这个时间由移相器产生的时钟脉冲决定，并根据预定的判定标准恢复数字数据。 比较逻辑根据预定方法比较数据采样器的输出。 相位控制器使用比较逻辑的输出并产生相位控制信号。 移相器使用相位控制信号，并从输入时钟产生三个不同的相位时钟。 输入时钟可以是外部时钟，也可以从外部时钟或输入数据流中恢复。

公开(公告)号：US07315598B2

公开(公告)日：2008-01-01

申请号：US11498355

申请日：2006-08-02

申请人： Sang-Hyun Lee ,  Deog-Kyoon Jeong

发明人： Sang-Hyun Lee ,  Deog-Kyoon Jeong

IPC分类号： H04L7/00

CPC分类号： H04L7/0337 ,  H03L7/081 ,  H03L7/0812 ,  H03L7/0814 ,  H03L7/091 ,  H04L7/0037

摘要： A data recovery system for a serial digital data link includes a data sampler, compare logic, a phase controller, and a phase shifter. The data sampler samples input data three times in a bit time which time is determined by clock pulses generated by the phase shifter, and recovers digital data according to a predetermined decision criterion. The compare logic compares the output of the data sampler according to a predetermined method. Phase controller uses the output of the compare logic and generates phase control signals. The phase shifter uses the phase control signals and makes three different phase clocks from input clock. The input clock can be an external clock, or can be recovered from the external clock or input data stream.

摘要翻译： 用于串行数字数据链路的数据恢复系统包括数据采样器，比较逻辑，相位控制器和移相器。 数据采样器在一段时间内对输入数据进行三次采样，这个时间由移相器产生的时钟脉冲决定，并根据预定的判定标准恢复数字数据。 比较逻辑根据预定方法比较数据采样器的输出。 相位控制器使用比较逻辑的输出并产生相位控制信号。 移相器使用相位控制信号，并从输入时钟产生三个不同的相位时钟。 输入时钟可以是外部时钟，也可以从外部时钟或输入数据流中恢复。

公开(公告)号：US20070002990A1

公开(公告)日：2007-01-04

申请号：US11498355

申请日：2006-08-02

申请人： Sang-Hyun Lee ,  Deog-Kyoon Jeong

发明人： Sang-Hyun Lee ,  Deog-Kyoon Jeong

IPC分类号： H04L7/00

CPC分类号： H04L7/0337 ,  H03L7/081 ,  H03L7/0812 ,  H03L7/0814 ,  H03L7/091 ,  H04L7/0037

摘要： A data recovery system for a serial digital data link includes a data sampler, compare logic, a phase controller, and a phase shifter. The data sampler samples input data three times in a bit time which time is determined by clock pulses generated by the phase shifter, and recovers digital data according to a predetermined decision criterion. Data sampling phases are split so as to track the data eye. The compare logic compares the output of the data sampler according to a predetermined method. Phase controller uses the output of the compare logic and generates phase control signals. These signals are set so as to control the sampling times of the data sampler and to attain near optimally recovered data stream. The phase shifter uses the phase control signals and makes three different phase clocks from input clock. The input clock can be an external clock, or can be recovered from the external clock or input data stream.

摘要翻译： 用于串行数字数据链路的数据恢复系统包括数据采样器，比较逻辑，相位控制器和移相器。 数据采样器在一段时间内对输入数据进行三次采样，这个时间由移相器产生的时钟脉冲决定，并根据预定的判定标准恢复数字数据。 数据采样阶段被分割，以便跟踪数据的眼睛。 比较逻辑根据预定方法比较数据采样器的输出。 相位控制器使用比较逻辑的输出并产生相位控制信号。 这些信号被设置为控制数据采样器的采样时间并且获得接近最佳恢复的数据流。 移相器使用相位控制信号，并从输入时钟产生三个不同的相位时钟。 输入时钟可以是外部时钟，也可以从外部时钟或输入数据流中恢复。

公开(公告)号：US07409031B1

公开(公告)日：2008-08-05

申请号：US10642259

申请日：2003-08-15

申请人： Bong-Joon Lee ,  Moon-Sang Hwang ,  Sang-Hyun Lee ,  Deog-Kyoon Jeong

发明人： Bong-Joon Lee ,  Moon-Sang Hwang ,  Sang-Hyun Lee ,  Deog-Kyoon Jeong

IPC分类号： H03D3/24

CPC分类号： H03L7/10 ,  H03L7/07 ,  H03L7/0805 ,  H03L7/0891 ,  H03L7/0995 ,  H03L7/107 ,  H04L7/0083 ,  H04L7/0091 ,  H04L7/033

摘要： A method and apparatus for 2× oversampling of data having jitter. In some embodiments, the invention is a clock and data recovery device including an alternating edge sampling binary phase detector, and which is configured to stabilize loop characteristics in various jitter environments and can be implemented with small hardware overhead. A transceiver that embodies the invention can be implemented as a CMOS integrated circuit using a 0.18 μm CMOS process, with the transceiver chip being capable of recovering data having a data rate of up to 11.5 Gbps from a signal received over a serial link, while consuming no more than 540 mW from 1.8V supply, and with a bit error rate of less than 10−12.

摘要翻译： 一种用于对具有抖动的数据进行2x过采样的方法和装置。 在一些实施例中，本发明是包括交替边缘采样二进制相位检测器的时钟和数据恢复装置，其被配置为稳定各种抖动环境中的环路特性，并且可以以小的硬件开销来实现。 实现本发明的收发器可以被实现为使用0.18mum CMOS工艺的CMOS集成电路，收发器芯片能够从消耗串行链路接收的信号中恢复具有高达11.5Gbps的数据速率的数据，同时消耗 1.8V电源不超过540mW，误码率小于10 -12 。

公开(公告)号：US08289314B2

公开(公告)日：2012-10-16

申请号：US12569186

申请日：2009-09-29

申请人： Weon-Jun Choe ,  Ah-Reum Kim ,  Kyo-Jin Choo ,  Deog-Kyoon Jeong ,  Do-Hwan Oh ,  Hee-Soo Song

发明人： Weon-Jun Choe ,  Ah-Reum Kim ,  Kyo-Jin Choo ,  Deog-Kyoon Jeong ,  Do-Hwan Oh ,  Hee-Soo Song

IPC分类号： G06F3/038 ,  G11B7/00

CPC分类号： G09G3/20 ,  G09G3/3648 ,  G09G2310/08 ,  G09G2370/08 ,  H03K7/04

摘要： A method of modulating and demodulating a signal includes modulating data information included in an input data signal provided from an external source and clock information included in an input clock signal provided from the external source into a transmission signal, using (n+1) delay clock signals generated based on the input clock signal, where n is a natural number. The transmission signal is demodulated into an output clock signal including restored clock information and an output data signal including restored data information, using (m+1) delay clock signals generated based on the clock information, where m is a natural number less than n.

摘要翻译： 调制和解调信号的方法包括：使用（n + 1）个延迟时钟将从外部源提供的输入数据信号中包括的数据信息和从外部源提供的输入时钟信号中包括的时钟信息调制成发送信号 基于输入时钟信号生成的信号，其中n是自然数。 使用基于时钟信息生成的（m + 1）个延迟时钟信号，将发送信号解调为包括恢复的时钟信息的输出时钟信号和包括恢复的数据信息的输出数据信号，其中m是小于n的自然数。

公开(公告)号：US20120206176A1

公开(公告)日：2012-08-16

申请号：US13398245

申请日：2012-02-16

申请人： Moon-Sang Hwang ,  Won-Jun Choe ,  Han-Kyu Chi ,  Deog-Kyoon Jeong

发明人： Moon-Sang Hwang ,  Won-Jun Choe ,  Han-Kyu Chi ,  Deog-Kyoon Jeong

IPC分类号： H03L7/08

CPC分类号： H03L7/0812 ,  H03L7/095 ,  H03L7/101

摘要： A coarse lock detector is disclosed. The course lock detector uses an initial lock range to determine course lock, and once course lock is achieved, uses a modified lock range to determine course lock.

摘要翻译： 公开了一种粗锁检测器。 课程锁定检测器使用初始锁定范围来确定课程锁定，并且一旦达到课程锁定，则使用修改的锁定范围来确定课程锁定。

公开(公告)号：US20090219739A1

公开(公告)日：2009-09-03

申请号：US12223552

申请日：2006-09-15

申请人： Young-Deok Kim ,  Deog-Kyoon Jeong

发明人： Young-Deok Kim ,  Deog-Kyoon Jeong

IPC分类号： G11C15/04 ,  G11C15/00

CPC分类号： G11C15/04

摘要： A range-matching cell (RMC) includes bit lines (BL); a word line (WL); a match line (ML); search lines (SL); a memory cell (100); a first comparator (110) connected to the memory cell; a second comparator (120) connected to the first comparator, a ground voltage and a predetermined voltage. The comparators conduct a comparing operation in responsive to operator data. Instead of the conventional TCAMs employing 0, 1, and X (don't care) bit, a CAM utilizing the RMC can conduct a comparing operation with less memory by storing the operator data 0 and 1 in advance. Accordingly, memory-use efficiency can be increased.

摘要翻译： 范围匹配单元（RMC）包括位线（BL）; 字线（WL）; 匹配线（ML）; 搜索行（SL）; 存储单元（100）; 连接到所述存储单元的第一比较器（110） 连接到第一比较器的第二比较器（120），接地电压和预定电压。 比较器根据操作员数据进行比较操作。 代替采用0，1和X（无关）位的常规TCAM，使用RMC的CAM可以通过预先存储操作数据0和1来进行具有较少存储器的比较操作。 因此，可以提高记忆使用效率。

公开(公告)号：US07551909B1

公开(公告)日：2009-06-23

申请号：US10651500

申请日：2003-08-29

申请人： Yongsam Moon ,  Young Soo Park ,  Deog-Kyoon Jeong

发明人： Yongsam Moon ,  Young Soo Park ,  Deog-Kyoon Jeong

IPC分类号： H04B1/06

CPC分类号： H03L7/107 ,  H03L7/0812 ,  H03L7/087 ,  H03L7/0891 ,  H03L7/0995

摘要： A dual current path voltage controlled oscillator exhibits both the seamless frequency acquisition and uniform VCO gain reduction while preserving an original operating range and phase locked loop characteristics. The present invention provides a quad-channel transceiver comprising a phase locked loop circuit including a voltage controlled oscillator used to generate a clock signal, a FIFO buffer used to store data to be transmitted, a frequency comparator for comparing a reference clock to the generated clock signal from the phase locked loop circuit; and a folded starved inverter circuit contained within the voltage controlled oscillator wherein the folded starved inverter provides two current paths. The dual current paths allow for simultaneous coarse and fine phase tracking. With this low jitter performance and wide operating range, the quad transceiver may be implemented in 0.18-μm CMOS technology, and shows 10−12 bit error rate up to speeds of 3 Gbps.

摘要翻译： 双电流通道压控振荡器既保留了无缝频率采集和均匀的VCO增益降低，​​又保留了原始工作范围和锁相环特性。 本发明提供了一种四通道收发器，包括一个锁相环电路，该锁相环电路包括用于产生时钟信号的压控振荡器，用于存储要发送的数据的FIFO缓冲器，用于将参考时钟与所产生的时钟进行比较的频率比较器 来自锁相环电路的信号; 以及包含在压控振荡器内的折叠饥饿逆变器电路，其中折叠的饥饿逆变器提供两个电流路径。 双电流路径允许同步粗略和精细的相位跟踪。 凭借这种低抖动性能和广泛的工作范围，四通道收发器可以以0.18微米CMOS技术实现，并显示出10到12位的误码率，达到3 Gbps的速度。