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1.发明授权公开(公告)号：US08661206B2
公开(公告)日：2014-02-25
申请号：US12943848
申请日：2010-11-10
IPC分类号： G06F13/00
CPC分类号： G06F12/0806 , G06F9/3004 , G06F9/30043 , G06F9/30087 , G06F9/30145 , G06F9/3834 , G06F9/3857 , G06F9/3859 , G06F9/467 , G06F9/528 , G06F12/0831 , G06F12/084 , G06F12/0848 , G06F2212/60 , G06F2212/621
摘要： Embodiments of the invention relate a hybrid hardware and software implementation of transactional memory accesses in a computer system. A processor including a transactional cache and a regular cache is utilized in a computer system that includes a policy manager to select one of a first mode (a hardware mode) or a second mode (a software mode) to implement transactional memory accesses. In the hardware mode the transactional cache is utilized to perform read and write memory operations and in the software mode the regular cache is utilized to perform read and write memory operations.
摘要翻译： 本发明的实施例涉及计算机系统中事务性存储器访问的混合硬件和软件实现。 包括事务高速缓存和常规高速缓存的处理器在包括策略管理器的计算机系统中被利用，该策略管理器选择第一模式（硬件模式）或第二模式（软件模式）之一来实现事务存储器访问。 在硬件模式中，事务缓存用于执行读写存储器操作，并且在软件模式中，常规高速缓存用于执行读写存储器操作。
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2.发明授权公开(公告)号：US07856537B2
公开(公告)日：2010-12-21
申请号：US10956179
申请日：2004-09-30
CPC分类号： G06F12/0806 , G06F9/3004 , G06F9/30043 , G06F9/30087 , G06F9/30145 , G06F9/3834 , G06F9/3857 , G06F9/3859 , G06F9/467 , G06F9/528 , G06F12/0831 , G06F12/084 , G06F12/0848 , G06F2212/60 , G06F2212/621
摘要： Embodiments of the invention relate a hybrid hardware and software implementation of transactional memory accesses in a computer system. A processor including a transactional cache and a regular cache is utilized in a computer system that includes a policy manager to select one of a first mode (a hardware mode) or a second mode (a software mode) to implement transactional memory accesses. In the hardware mode the transactional cache is utilized to perform read and write memory operations and in the software mode the regular cache is utilized to perform read and write memory operations.
摘要翻译： 本发明的实施例涉及计算机系统中事务性存储器访问的混合硬件和软件实现。 包括事务高速缓存和常规高速缓存的处理器在包括策略管理器的计算机系统中被利用，该策略管理器选择第一模式（硬件模式）或第二模式（软件模式）之一来实现事务存储器访问。 在硬件模式中，事务缓存用于执行读写存储器操作，并且在软件模式中，常规高速缓存用于执行读写存储器操作。
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3.发明申请公开(公告)号：US20110055837A1
公开(公告)日：2011-03-03
申请号：US12943848
申请日：2010-11-10
IPC分类号： G06F9/46
CPC分类号： G06F12/0806 , G06F9/3004 , G06F9/30043 , G06F9/30087 , G06F9/30145 , G06F9/3834 , G06F9/3857 , G06F9/3859 , G06F9/467 , G06F9/528 , G06F12/0831 , G06F12/084 , G06F12/0848 , G06F2212/60 , G06F2212/621
摘要： Embodiments of the invention relate a hybrid hardware and software implementation of transactional memory accesses in a computer system. A processor including a transactional cache and a regular cache is utilized in a computer system that includes a policy manager to select one of a first mode (a hardware mode) or a second mode (a software mode) to implement transactional memory accesses. In the hardware mode the transactional cache is utilized to perform read and write memory operations and in the software mode the regular cache is utilized to perform read and write memory operations.
摘要翻译： 本发明的实施例涉及计算机系统中事务性存储器访问的混合硬件和软件实现。 包括事务高速缓存和常规高速缓存的处理器在包括策略管理器的计算机系统中被利用，该策略管理器选择第一模式（硬件模式）或第二模式（软件模式）之一来实现事务存储器访问。 在硬件模式中，事务缓存用于执行读写存储器操作，并且在软件模式中，常规高速缓存用于执行读写存储器操作。
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4.发明申请公开(公告)号：US20060085591A1
公开(公告)日：2006-04-20
申请号：US10956179
申请日：2004-09-30
IPC分类号： G06F13/00
CPC分类号： G06F12/0806 , G06F9/3004 , G06F9/30043 , G06F9/30087 , G06F9/30145 , G06F9/3834 , G06F9/3857 , G06F9/3859 , G06F9/467 , G06F9/528 , G06F12/0831 , G06F12/084 , G06F12/0848 , G06F2212/60 , G06F2212/621
摘要： Embodiments of the invention relate a hybrid hardware and software implementation of transactional memory accesses in a computer system. A processor including a transactional cache and a regular cache is utilized in a computer system that includes a policy manager to select one of a first mode (a hardware mode) or a second mode (a software mode) to implement transactional memory accesses. In the hardware mode the transactional cache is utilized to perform read and write memory operations and in the software mode the regular cache is utilized to perform read and write memory operations.
摘要翻译： 本发明的实施例涉及计算机系统中事务性存储器访问的混合硬件和软件实现。 包括事务高速缓存和常规高速缓存的处理器在包括策略管理器的计算机系统中被利用，该策略管理器选择第一模式（硬件模式）或第二模式（软件模式）之一来实现事务存储器访问。 在硬件模式中，事务缓存用于执行读写存储器操作，并且在软件模式中，常规高速缓存用于执行读写存储器操作。
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5.发明授权公开(公告)号：US09513905B2
公开(公告)日：2016-12-06
申请号：US12079774
申请日：2008-03-28
申请人： Mikhail Smelyanskiy , Sanjeev Kumar , Daehyun Kim , Jatin Chhugani , Changkyu Kim , Christopher J. Hughes , Victor W. Lee , Anthony D. Nguyen , Yen-Kuang Chen
发明人： Mikhail Smelyanskiy , Sanjeev Kumar , Daehyun Kim , Jatin Chhugani , Changkyu Kim , Christopher J. Hughes , Victor W. Lee , Anthony D. Nguyen , Yen-Kuang Chen
CPC分类号： G06F9/30036 , G06F9/30018 , G06F9/30021 , G06F9/30032 , G06F9/3004 , G06F9/30043 , G06F9/30087 , G06F9/3834 , G06F9/3885 , G06K9/6212 , G06T5/40 , H04N1/4074
摘要： In one embodiment, a processor may include a vector unit to perform operations on multiple data elements responsive to a single instruction, and a control unit coupled to the vector unit to provide the data elements to the vector unit, where the control unit is to enable an atomic vector operation to be performed on at least some of the data elements responsive to a first vector instruction to be executed under a first mask and a second vector instruction to be executed under a second mask. Other embodiments are described and claimed.
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公开(公告)号：US20110208944A1
公开(公告)日：2011-08-25
申请号：US13098733
申请日：2011-05-02
申请人： David Champagne , Abhishek Tiwari , Wei Wu , Christopher J. Hughes , Sanjeev Kumar , Shih-Lien Lu
发明人： David Champagne , Abhishek Tiwari , Wei Wu , Christopher J. Hughes , Sanjeev Kumar , Shih-Lien Lu
IPC分类号： G06F12/10
CPC分类号： G06F12/1036 , G06F12/1009 , G06F12/1027 , G06F2212/681
摘要： In one embodiment, the present invention includes a translation lookaside buffer (TLB) to store entries each having a translation portion to store a virtual address (VA)-to-physical address (PA) translation and a second portion to store bits for a memory page associated with the VA-to-PA translation, where the bits indicate attributes of information in the memory page. Other embodiments are described and claimed.
摘要翻译： 在一个实施例中，本发明包括翻译后备缓冲器（TLB），用于存储每个具有翻译部分以存储虚拟地址（VA）至物理地址（PA）转换）的条目，以及存储用于存储器的位的第二部分 与VA到PA转换相关联的页面，其中位指示存储器页面中的信息的属性。 描述和要求保护其他实施例。
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公开(公告)号：US20120297161A1
公开(公告)日：2012-11-22
申请号：US13550817
申请日：2012-07-17
申请人： David Champagne , Abhishek Tiwari , Wei Wu , Christopher J. Hughes , Sanjeev Kumar , Shih-Lien Lu
发明人： David Champagne , Abhishek Tiwari , Wei Wu , Christopher J. Hughes , Sanjeev Kumar , Shih-Lien Lu
IPC分类号： G06F12/10
CPC分类号： G06F12/1036 , G06F12/1009 , G06F12/1027 , G06F2212/681
摘要： In one embodiment, the present invention includes a translation lookaside buffer (TLB) to store entries each having a translation portion to store a virtual address (VA)-to-physical address (PA) translation and a second portion to store bits for a memory page associated with the VA-to-PA translation, where the bits indicate attributes of information in the memory page. Other embodiments are described and claimed.
摘要翻译： 在一个实施例中，本发明包括翻译后备缓冲器（TLB），用于存储每个具有翻译部分以存储虚拟地址（VA）至物理地址（PA）转换）的条目，以及存储用于存储器的位的第二部分 与VA到PA转换相关联的页面，其中位指示存储器页面中的信息的属性。 描述和要求保护其他实施例。
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8.发明申请Vector instructions to enable efficient synchronization and parallel reduction operations 有权用于实现高效同步和并行还原操作的矢量指令公开(公告)号：US20090249026A1
公开(公告)日：2009-10-01
申请号：US12079774
申请日：2008-03-28
申请人： Mikhail Smelyanskiy , Sanjeev Kumar , Daehyun Kim , Jatin Chhugani , Changkyu Kim , Christopher J. Hughes , Victor W. Lee , Anthony D. Nguyen , Yen-Kuang Chen
发明人： Mikhail Smelyanskiy , Sanjeev Kumar , Daehyun Kim , Jatin Chhugani , Changkyu Kim , Christopher J. Hughes , Victor W. Lee , Anthony D. Nguyen , Yen-Kuang Chen
CPC分类号： G06F9/30036 , G06F9/30018 , G06F9/30021 , G06F9/30032 , G06F9/3004 , G06F9/30043 , G06F9/30087 , G06F9/3834 , G06F9/3885 , G06K9/6212 , G06T5/40 , H04N1/4074
摘要： In one embodiment, a processor may include a vector unit to perform operations on multiple data elements responsive to a single instruction, and a control unit coupled to the vector unit to provide the data elements to the vector unit, where the control unit is to enable an atomic vector operation to be performed on at least some of the data elements responsive to a first vector instruction to be executed under a first mask and a second vector instruction to be executed under a second mask. Other embodiments are described and claimed.
摘要翻译： 在一个实施例中，处理器可以包括向量单元，用于响应于单个指令对多个数据元素执行操作;以及控制单元，耦合到向量单元，以将数据元素提供给向量单元，其中控制单元将使能 响应于在第一掩模下执行的第一向量指令和在第二掩码下执行的第二向量指令，对至少一些数据元素执行的原子向量操作。 描述和要求保护其他实施例。
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公开(公告)号：US08819392B2
公开(公告)日：2014-08-26
申请号：US13550817
申请日：2012-07-17
申请人： David Champagne , Abhishek Tiwari , Wei Wu , Christopher J. Hughes , Sanjeev Kumar , Shih-Lien Lu
发明人： David Champagne , Abhishek Tiwari , Wei Wu , Christopher J. Hughes , Sanjeev Kumar , Shih-Lien Lu
IPC分类号： G06F12/10
CPC分类号： G06F12/1036 , G06F12/1009 , G06F12/1027 , G06F2212/681
摘要： In one embodiment, the present invention includes a translation lookaside buffer (TLB) to store entries each having a translation portion to store a virtual address (VA)-to-physical address (PA) translation and a second portion to store bits for a memory page associated with the VA-to-PA translation, where the bits indicate attributes of information in the memory page. Other embodiments are described and claimed.
摘要翻译： 在一个实施例中，本发明包括翻译后备缓冲器（TLB），用于存储每个具有翻译部分以存储虚拟地址（VA）至物理地址（PA）转换）的条目，以及存储用于存储器的位的第二部分 与VA到PA转换相关联的页面，其中位指示存储器页面中的信息的属性。 描述和要求保护其他实施例。
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公开(公告)号：US20090172243A1
公开(公告)日：2009-07-02
申请号：US12005892
申请日：2007-12-28
申请人： David Champagne , Abhishek Tiwari , Wei Wu , Christopher J. Hughes , Sanjeev Kumar , Shih-Lien Lu
发明人： David Champagne , Abhishek Tiwari , Wei Wu , Christopher J. Hughes , Sanjeev Kumar , Shih-Lien Lu
CPC分类号： G06F12/1036 , G06F12/1009 , G06F12/1027 , G06F2212/681
摘要： In one embodiment, the present invention includes a translation lookaside buffer (TLB) to store entries each having a translation portion to store a virtual address (VA)-to-physical address (PA) translation and a second portion to store bits for a memory page associated with the VA-to-PA translation, where the bits indicate attributes of information in the memory page. Other embodiments are described and claimed.
摘要翻译： 在一个实施例中，本发明包括翻译后备缓冲器（TLB），用于存储每个具有翻译部分以存储虚拟地址（VA）至物理地址（PA）转换）的条目，以及存储用于存储器的位的第二部分 与VA到PA转换相关联的页面，其中位指示存储器页面中的信息的属性。 描述和要求保护其他实施例。
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