公开(公告)号：US08183136B2

公开(公告)日：2012-05-22

申请号：US12950592

申请日：2010-11-19

申请人： Seong-Hoon Jeong ,  Dong-Chan Kim ,  Yu-Gyun Shin ,  Soo-Jin Hong ,  Deok-Hyung Lee

发明人： Seong-Hoon Jeong ,  Dong-Chan Kim ,  Yu-Gyun Shin ,  Soo-Jin Hong ,  Deok-Hyung Lee

IPC分类号： H01L21/00

CPC分类号： H01L21/3144 ,  H01L21/0214 ,  H01L21/02332 ,  H01L21/0234 ,  H01L21/28238 ,  H01L29/51

摘要： Provided are a method of forming an insulating layer and a method of manufacturing a transistor using the method. The method of forming the insulating layer includes forming a preliminary insulating layer including silicon oxide (SiO2) on a silicon (Si)-containing substrate. A reactive gas containing ammonia (NH3) gas is supplied to the preliminary insulating layer. Nitrogen radicals (N*) and hydrogen radicals (H*) are generated from the ammonia gas using plasma. The hydrogen radicals combine with oxygen of the preliminary insulating layer, and the nitrogen radicals combine with the silicon oxide so that an insulating layer including hydroxides (OH) and silicon oxynitride (SiON) can be formed.

摘要翻译： 提供一种形成绝缘层的方法和使用该方法制造晶体管的方法。 形成绝缘层的方法包括在含硅（Si）的衬底上形成包括氧化硅（SiO 2）的预备绝缘层。 含有氨（NH 3）气体的反应性气体被供给到初级绝缘层。 使用等离子体从氨气产生氮自由基（N *）和氢自由基（H *）。 氢原子与初级绝缘层的氧结合，氮自由基与氧化硅结合，从而可以形成包含氢氧化物（OH）和氧氮化硅（SiON）的绝缘层。

公开(公告)号：US20110079857A1

公开(公告)日：2011-04-07

申请号：US12805400

申请日：2010-07-29

申请人： Deok-Hyung Lee ,  Soo-Jin Hong ,  Seong-Hoon Jeong

发明人： Deok-Hyung Lee ,  Soo-Jin Hong ,  Seong-Hoon Jeong

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/823842 ,  H01L29/7845

摘要： In semiconductor devices, methods of forming the same, the semiconductor device include a first gate structure having a first gate oxide layer pattern, a first polysilicon layer pattern containing atoms larger than silicon and a first hard mask layer pattern on substrates under tensile stress. N-type impurity regions are formed under the surface of the substrate on both sides of the first gate structure. A second gate structure having a second gate oxide layer pattern, a second polysilicon layer pattern containing atoms smaller than silicon and a second hard mask layer pattern on substrates under compressive stress. Additionally, P-type impurity regions are formed under the surface of the substrate on both sides of the second gate structure. The semiconductor devices have good device properties.

摘要翻译： 在半导体器件中，形成半导体器件的方法包括具有第一栅极氧化层图案的第一栅极结构，包含比硅大的原子的第一多晶硅层图案和在拉伸应力下的基板上的第一硬掩模层图案。 在第一栅极结构的两侧的衬底的表面下方形成N型杂质区。 具有第二栅极氧化物层图案的第二栅极结构，在压缩应力下在基底上含有小于硅的原子的第二多晶硅层图案和第二硬掩模层图案。 此外，在第二栅极结构的两侧在基板的表面下方形成P型杂质区。 半导体器件具有良好的器件特性。

公开(公告)号：US08691649B2

公开(公告)日：2014-04-08

申请号：US13151494

申请日：2011-06-02

申请人： Tai-Su Park ,  Jung-Sup Oh ,  Gun-Joong Lee ,  Jung-Soo An ,  Dong-Kyu Lee ,  Jung-Geun Park ,  Jeong-Do Ryu ,  Dong-Chan Kim ,  Seong-Hoon Jeong ,  Si-Young Choi ,  Yu-Gyun Shin ,  Jong-Ryeol Yoo ,  Jong-Hoon Kang

发明人： Tai-Su Park ,  Jung-Sup Oh ,  Gun-Joong Lee ,  Jung-Soo An ,  Dong-Kyu Lee ,  Jung-Geun Park ,  Jeong-Do Ryu ,  Dong-Chan Kim ,  Seong-Hoon Jeong ,  Si-Young Choi ,  Yu-Gyun Shin ,  Jong-Ryeol Yoo ,  Jong-Hoon Kang

IPC分类号： H01L21/336

CPC分类号： H01L29/66795 ,  H01L21/28211 ,  H01L21/823412 ,  H01L27/105 ,  H01L27/10876 ,  H01L27/10879 ,  H01L27/11 ,  H01L29/4236 ,  H01L29/51 ,  H01L29/66621 ,  H01L29/7851

摘要： In methods of manufacturing a recessed channel array transistor, a recess may be formed in an active region of a substrate. A plasma oxidation process may be performed on the substrate to form a preliminary gate oxide layer on an inner surface of the recess and an upper surface of the substrate. Moistures may be absorbed in a surface of the preliminary gate oxide layer to form a gate oxide layer. A gate electrode may be formed on the gate oxide layer to fill up the recess. Source/drain regions may be formed in an upper surface of the substrate at both sides of the gate electrode. Thus, the oxide layer may have a uniform thickness distribution and a dense structure.

摘要翻译： 在制造凹陷通道阵列晶体管的方法中，可以在衬底的有源区中形成凹部。 可以在衬底上进行等离子体氧化处理，以在凹槽的内表面和衬底的上表面上形成预备栅氧化层。 可以在预选择栅极氧化物层的表面吸收水分以形成栅极氧化物层。 可以在栅极氧化物层上形成栅电极以填充凹部。 源极/漏极区域可以形成在栅电极的两侧的衬底的上表面中。 因此，氧化物层可以具有均匀的厚度分布和致密结构。

公开(公告)号：US20100072545A1

公开(公告)日：2010-03-25

申请号：US12563473

申请日：2009-09-21

申请人： Jeong-Do Ryu ,  Dong-Chan Kim ,  Seong-Hoon Jeong ,  Si-Young Choi ,  Yu-Gyun Shin ,  Tai-Su Park ,  Jong-Ryeol Yoo ,  Jong-Hoon Kang

发明人： Jeong-Do Ryu ,  Dong-Chan Kim ,  Seong-Hoon Jeong ,  Si-Young Choi ,  Yu-Gyun Shin ,  Tai-Su Park ,  Jong-Ryeol Yoo ,  Jong-Hoon Kang

IPC分类号： H01L27/06 ,  H01L29/78

CPC分类号： H01L29/66795 ,  H01L21/28211 ,  H01L21/823412 ,  H01L27/105 ,  H01L27/10876 ,  H01L27/10879 ,  H01L27/10894 ,  H01L27/11 ,  H01L29/4236 ,  H01L29/51 ,  H01L29/66621 ,  H01L29/7851

摘要： A recessed channel array transistor may include a substrate, a gate oxide layer, a gate electrode and source/drain regions. The substrate may have an active region and an isolation region. A recess may be formed in the active region. The gate oxide layer may be formed on the recess and the substrate. The gate oxide layer may include a first portion on an intersection between a side end of the recess and a sidewall of the active region and a second portion on a side surface of the recess. The first portion may include a thickness greater than about 70% of a thickness of the second portion. The gate electrode may be formed on the gate oxide layer. The source/drain regions may be formed in the substrate. Thus, the recessed channel array transistor may have a decreased leakage current and an increased on-current.

摘要翻译： 凹陷通道阵列晶体管可以包括衬底，栅极氧化物层，栅极电极和源极/漏极区域。 衬底可以具有有源区和隔离区。 可以在活性区域中形成凹陷。 栅极氧化物层可以形成在凹部和基板上。 栅极氧化物层可以包括在凹部的侧端和有源区的侧壁与凹部的侧表面上的第二部分之间的交叉处的第一部分。 第一部分可以包括大于第二部分厚度的约70％的厚度。 栅极电极可以形成在栅极氧化物层上。 源极/漏极区域可以形成在衬底中。 因此，凹陷通道阵列晶体管可能具有减小的漏电流和增加的导通电流。

公开(公告)号：US09190495B2

公开(公告)日：2015-11-17

申请号：US12563473

申请日：2009-09-21

申请人： Jeong-Do Ryu ,  Dong-Chan Kim ,  Seong-Hoon Jeong ,  Si-Young Choi ,  Yu-Gyun Shin ,  Tai-Su Park ,  Jong-Ryeol Yoo ,  Jong-Hoon Kang

发明人： Jeong-Do Ryu ,  Dong-Chan Kim ,  Seong-Hoon Jeong ,  Si-Young Choi ,  Yu-Gyun Shin ,  Tai-Su Park ,  Jong-Ryeol Yoo ,  Jong-Hoon Kang

IPC分类号： H01L27/06 ,  H01L29/78 ,  H01L29/66 ,  H01L21/28 ,  H01L27/105 ,  H01L27/108 ,  H01L27/11 ,  H01L29/423 ,  H01L29/51 ,  H01L21/336 ,  H01L21/8234

CPC分类号： H01L29/66795 ,  H01L21/28211 ,  H01L21/823412 ,  H01L27/105 ,  H01L27/10876 ,  H01L27/10879 ,  H01L27/10894 ,  H01L27/11 ,  H01L29/4236 ,  H01L29/51 ,  H01L29/66621 ,  H01L29/7851

摘要： A recessed channel array transistor may include a substrate, a gate oxide layer, a gate electrode and source/drain regions. The substrate may have an active region and an isolation region. A recess may be formed in the active region. The gate oxide layer may be formed on the recess and the substrate. The gate oxide layer may include a first portion on an intersection between a side end of the recess and a sidewall of the active region and a second portion on a side surface of the recess. The first portion may include a thickness greater than about 70% of a thickness of the second portion. The gate electrode may be formed on the gate oxide layer. The source/drain regions may be formed in the substrate. Thus, the recessed channel array transistor may have a decreased leakage current and an increased on-current.

摘要翻译： 凹陷通道阵列晶体管可以包括衬底，栅极氧化物层，栅极电极和源极/漏极区域。 衬底可以具有有源区和隔离区。 可以在活性区域中形成凹部。 栅极氧化物层可以形成在凹部和基板上。 栅极氧化物层可以包括在凹部的侧端和有源区的侧壁与凹部的侧表面上的第二部分之间的交叉处的第一部分。 第一部分可以包括大于第二部分厚度的约70％的厚度。 栅极电极可以形成在栅极氧化物层上。 源极/漏极区域可以形成在衬底中。 因此，凹陷通道阵列晶体管可能具有减小的漏电流和增加的导通电流。

公开(公告)号：US08252681B2

公开(公告)日：2012-08-28

申请号：US12536865

申请日：2009-08-06

申请人： Jeong-Do Ryu ,  Si-Young Choi ,  Yu-Gyun Shin ,  Tai-Su Park ,  Dong-Chan Kim ,  Jong-Ryeol Yoo ,  Seong-Hoon Jeong ,  Jong-Hoon Kang

发明人： Jeong-Do Ryu ,  Si-Young Choi ,  Yu-Gyun Shin ,  Tai-Su Park ,  Dong-Chan Kim ,  Jong-Ryeol Yoo ,  Seong-Hoon Jeong ,  Jong-Hoon Kang

IPC分类号： H01L21/44

CPC分类号： H01L21/28061 ,  H01L21/28247 ,  H01L21/3211 ,  H01L21/32137 ,  H01L21/32139 ,  H01L27/10873 ,  H01L27/11 ,  H01L27/1104

摘要： Methods of forming integrated circuit devices include forming an electrically conductive layer containing silicon on a substrate and forming a mask pattern on the electrically conductive layer. The electrically conductive layer is selectively etched to define a first sidewall thereon, using the mask pattern as an etching mask. The first sidewall of the electrically conductive layer may be exposed to a nitrogen plasma to thereby form a first silicon nitride layer on the first sidewall. The electrically conductive layer is then selectively etched again to expose a second sidewall thereon that is free of the first silicon nitride layer. The mask pattern may be used again as an etching mask during this second step of selectively etching the electrically conductive layer.

摘要翻译： 形成集成电路器件的方法包括在衬底上形成含硅的导电层，并在导电层上形成掩模图案。 使用掩模图案作为蚀刻掩模，选择性地蚀刻导电层以限定其上的第一侧壁。 可以将导电层的第一侧壁暴露于氮等离子体，从而在第一侧壁上形成第一氮化硅层。 然后再次选择性地蚀刻导电层以暴露其上没有第一氮化硅层的第二侧壁。 在选择性蚀刻导电层的第二步骤期间，掩模图案可以再次用作蚀刻掩模。

公开(公告)号：US08319260B2

公开(公告)日：2012-11-27

申请号：US12805400

申请日：2010-07-29

申请人： Deok-Hyung Lee ,  Soo-Jin Hong ,  Seong-Hoon Jeong

发明人： Deok-Hyung Lee ,  Soo-Jin Hong ,  Seong-Hoon Jeong

IPC分类号： H01L21/336

CPC分类号： H01L21/823807 ,  H01L21/823842 ,  H01L29/7845

摘要： In semiconductor devices, methods of forming the same, the semiconductor device include a first gate structure having a first gate oxide layer pattern, a first polysilicon layer pattern containing atoms larger than silicon and a first hard mask layer pattern on substrates under tensile stress. N-type impurity regions are formed under the surface of the substrate on both sides of the first gate structure. A second gate structure having a second gate oxide layer pattern, a second polysilicon layer pattern containing atoms smaller than silicon and a second hard mask layer pattern on substrates under compressive stress. Additionally, P-type impurity regions are formed under the surface of the substrate on both sides of the second gate structure. The semiconductor devices have good device properties.

摘要翻译： 在半导体器件中，形成半导体器件的方法包括具有第一栅极氧化层图案的第一栅极结构，包含比硅大的原子的第一多晶硅层图案和在拉伸应力下的基板上的第一硬掩模层图案。 在第一栅极结构的两侧的衬底的表面下方形成N型杂质区。 具有第二栅极氧化物层图案的第二栅极结构，在压缩应力下在基底上含有小于硅的原子的第二多晶硅层图案和第二硬掩模层图案。 此外，在第二栅极结构的两侧在基板的表面下方形成P型杂质区。 半导体器件具有良好的器件特性。

公开(公告)号：US08501611B2

公开(公告)日：2013-08-06

申请号：US13551251

申请日：2012-07-17

申请人： Jeong-Do Ryu ,  Si-Young Choi ,  Yu-Gyun Shin ,  Tai-Su Park ,  Dong-Chan Kim ,  Jong-Ryeol Yoo ,  Seong-Hoon Jeong ,  Jong-Hoon Kang

发明人： Jeong-Do Ryu ,  Si-Young Choi ,  Yu-Gyun Shin ,  Tai-Su Park ,  Dong-Chan Kim ,  Jong-Ryeol Yoo ,  Seong-Hoon Jeong ,  Jong-Hoon Kang

IPC分类号： H01L21/3205

CPC分类号： H01L21/28061 ,  H01L21/28247 ,  H01L21/3211 ,  H01L21/32137 ,  H01L21/32139 ,  H01L27/10873 ,  H01L27/11 ,  H01L27/1104

摘要： Methods of forming integrated circuit devices include forming an electrically conductive layer containing silicon on a substrate and forming a mask pattern on the electrically conductive layer. The electrically conductive layer is selectively etched to define a first sidewall thereon, using the mask pattern as an etching mask. The first sidewall of the electrically conductive layer may be exposed to a nitrogen plasma to thereby form a first silicon nitride layer on the first sidewall. The electrically conductive layer is then selectively etched again to expose a second sidewall thereon that is free of the first silicon nitride layer. The mask pattern may be used again as an etching mask during this second step of selectively etching the electrically conductive layer.

摘要翻译： 形成集成电路器件的方法包括在衬底上形成含硅的导电层，并在导电层上形成掩模图案。 使用掩模图案作为蚀刻掩模，选择性地蚀刻导电层以限定其上的第一侧壁。 可以将导电层的第一侧壁暴露于氮等离子体，从而在第一侧壁上形成第一氮化硅层。 然后再次选择性地蚀刻导电层以暴露其上没有第一氮化硅层的第二侧壁。 在选择性蚀刻导电层的第二步骤期间，掩模图案可以再次用作蚀刻掩模。

公开(公告)号：US20110237037A1

公开(公告)日：2011-09-29

申请号：US13151494

申请日：2011-06-02

申请人： Tai-Su Park ,  Jung-Sup Oh ,  Gun-Joong Lee ,  Jung-Soo An ,  Dong-Kyu Lee ,  Jung-Geun Park ,  Jeong-Do Ryu ,  Dong-Chan Kim ,  Seong-Hoon Jeong ,  Si-Young Choi ,  Yu-Gyun Shin ,  Jong-Ryeol Yoo ,  Jong-Hoon Kang

发明人： Tai-Su Park ,  Jung-Sup Oh ,  Gun-Joong Lee ,  Jung-Soo An ,  Dong-Kyu Lee ,  Jung-Geun Park ,  Jeong-Do Ryu ,  Dong-Chan Kim ,  Seong-Hoon Jeong ,  Si-Young Choi ,  Yu-Gyun Shin ,  Jong-Ryeol Yoo ,  Jong-Hoon Kang

IPC分类号： H01L21/336

CPC分类号： H01L29/66795 ,  H01L21/28211 ,  H01L21/823412 ,  H01L27/105 ,  H01L27/10876 ,  H01L27/10879 ,  H01L27/11 ,  H01L29/4236 ,  H01L29/51 ,  H01L29/66621 ,  H01L29/7851

摘要： In methods of manufacturing a recessed channel array transistor, a recess may be formed in an active region of a substrate. A plasma oxidation process may be performed on the substrate to form a preliminary gate oxide layer on an inner surface of the recess and an upper surface of the substrate. Moistures may be absorbed in a surface of the preliminary gate oxide layer to form a gate oxide layer. A gate electrode may be formed on the gate oxide layer to fill up the recess. Source/drain regions may be formed in an upper surface of the substrate at both sides of the gate electrode. Thus, the oxide layer may have a uniform thickness distribution and a dense structure.

摘要翻译： 在制造凹陷通道阵列晶体管的方法中，可以在衬底的有源区中形成凹部。 可以在衬底上进行等离子体氧化处理，以在凹槽的内表面和衬底的上表面上形成预备栅氧化层。 可以在预选择栅极氧化物层的表面吸收水分以形成栅极氧化物层。 可以在栅极氧化物层上形成栅电极以填充凹部。 源极/漏极区域可以形成在栅电极的两侧的衬底的上表面中。 因此，氧化物层可以具有均匀的厚度分布和致密结构。

公开(公告)号：US20100035425A1

公开(公告)日：2010-02-11

申请号：US12536865

申请日：2009-08-06

申请人： Jeong Do Ryu ,  Si-Young Choi ,  Yu-Gyun Shin ,  Tai-Su Park ,  Dong-Chan Kim ,  Jong-Ryeol Yoo ,  Seong-Hoon Jeong ,  Jong-Hoon Kang

发明人： Jeong Do Ryu ,  Si-Young Choi ,  Yu-Gyun Shin ,  Tai-Su Park ,  Dong-Chan Kim ,  Jong-Ryeol Yoo ,  Seong-Hoon Jeong ,  Jong-Hoon Kang

IPC分类号： H01L21/28 ,  H01L21/283

CPC分类号： H01L21/28061 ,  H01L21/28247 ,  H01L21/3211 ,  H01L21/32137 ,  H01L21/32139 ,  H01L27/10873 ,  H01L27/11 ,  H01L27/1104

摘要： Methods of forming integrated circuit devices include forming an electrically conductive layer containing silicon on a substrate and forming a mask pattern on the electrically conductive layer. The electrically conductive layer is selectively etched to define a first sidewall thereon, using the mask pattern as an etching mask. The first sidewall of the electrically conductive layer may be exposed to a nitrogen plasma to thereby form a first silicon nitride layer on the first sidewall. The electrically conductive layer is then selectively etched again to expose a second sidewall thereon that is free of the first silicon nitride layer. The mask pattern may be used again as an etching mask during this second step of selectively etching the electrically conductive layer.

摘要翻译： 形成集成电路器件的方法包括在衬底上形成含硅的导电层，并在导电层上形成掩模图案。 使用掩模图案作为蚀刻掩模，选择性地蚀刻导电层以限定其上的第一侧壁。 可以将导电层的第一侧壁暴露于氮等离子体，从而在第一侧壁上形成第一氮化硅层。 然后再次选择性地蚀刻导电层以暴露其上没有第一氮化硅层的第二侧壁。 在选择性蚀刻导电层的第二步骤期间，掩模图案可以再次用作蚀刻掩模。