公开(公告)号：US5541122A

公开(公告)日：1996-07-30

申请号：US415832

申请日：1995-04-03

申请人： Shang-Hui L. Tu ,  Gordon Tam ,  Pak Tam

发明人： Shang-Hui L. Tu ,  Gordon Tam ,  Pak Tam

IPC分类号： H01L21/331 ,  H01L29/739 ,  H01L21/265

CPC分类号： H01L29/66333 ,  H01L29/7395 ,  Y10S148/126

摘要： A method of fabricating a fast-switching, low-R(on) insulated-gate bipolar transistor including providing an N-type semiconductor wafer with a planar surface, forming a thin heavily-doped layer, having a concentration in the range of 3.times.10.sup.17 /cm.sup.3 to 1.times.10.sup.19 /cm.sup.3, in the wafer adjacent the planar surface, providing a P-type semiconductor wafer, and bonding a surface of the P-type wafer to the planar surface of the N-type wafer. An emitter and a gate are then formed in the N-type wafer in the usual manner and a collector is formed on the P-type wafer.

摘要翻译： 一种制造快速切换低R（on）绝缘栅双极晶体管的方法，包括提供具有平面表面的N型半导体晶片，形成浓度在3×10 17 /℃范围内的薄重掺杂层， cm 3至1×10 19 / cm 3，在与平面相邻的晶片中，提供P型半导体晶片，并将P型晶片的表面接合到N型晶片的平面表面。 然后以通常的方式在N型晶片中形成发射极和栅极，并在P型晶片上形成集电极。

公开(公告)号：US5895247A

公开(公告)日：1999-04-20

申请号：US905008

申请日：1997-08-11

申请人： Gordon Tam ,  Pak Tam

发明人： Gordon Tam ,  Pak Tam

IPC分类号： H01L29/73 ,  H01L21/331 ,  H01L29/08 ,  H01L29/10 ,  H01L29/732

CPC分类号： H01L29/66272 ,  H01L29/0804 ,  H01L29/1004 ,  H01L29/732 ,  H01L29/7322

摘要： A high performance, high voltage non-epi bipolar transistor including a substrate (12) with an n-type conductivity well (13) and an insulative layer (14) with first (15), second (17) and third (18) openings exposing the substrate in the well. A first p-type volume (19) surrounding the first and second openings (15, 17) beneath the insulative layer (14), and a second n-type volume (22) surrounding the third opening (18) beneath the insulative layer (14). A p-type intrinsic base (25) in the first opening (15) and in contact with the first volume (19). A p-type extrinsic base (30) in the second opening (17) and in contact with the first volume (19). An n-type collector (32) in the third opening (18) and in contact with the second volume (22), and an n-type emitter layer (27) in the first opening in overlying contact with the intrinsic base (25).

摘要翻译： 包括具有n型导电孔（13）的衬底（12）和具有第一（15），第二（17）和第三（18）开口的绝缘层（14）的高性能，高电压非外延双极晶体管 将基底暴露于孔中。 围绕绝缘层（14）下面的第一和第二开口（15,17）的第一p型体积（19）和围绕第三开口（18）的第二n型体积（22），其在绝缘层 14）。 第一开口（15）中的与第一容积（19）接触的p型本征基座（25）。 第二开口（17）中的p型外部基座（30）并与第一容积（19）接触。 在第三开口（18）中并与第二容积（22）接触的n型集电器（32）和与本征基底（25）重叠接触的第一开口中的n型发射极层（27） 。

公开(公告)号：US5760459A

公开(公告)日：1998-06-02

申请号：US835548

申请日：1997-04-08

申请人： Gordon Tam ,  Pak Tam

发明人： Gordon Tam ,  Pak Tam

IPC分类号： H01L29/73 ,  H01L21/331 ,  H01L29/08 ,  H01L29/10 ,  H01L29/732 ,  H01L29/735

CPC分类号： H01L29/66272 ,  H01L29/0804 ,  H01L29/1004 ,  H01L29/732 ,  H01L29/7322

摘要： A high performance, high voltage non-epi bipolar transistor including a substrate (12) with an n-type conductivity well (13) and an insulative layer (14) with first (15), second (17) and third (18) openings exposing the substrate in the well. A first p-type volume (19) surrounding the first and second openings (15, 17) beneath the insulative layer (14), and a second n-type volume (22) surrounding the third opening (18) beneath the insulative layer (14). A p-type intrinsic base (25) in the first opening (15) and in contact with the first volume (19). A p-type extrinsic base (30) in the second opening (17) and in contact with the first volume (19). An n-type collector (32) in the third opening (18) and in contact with the second volume (22), and an n-type emitter layer (27) in the first opening in overlying contact with the intrinsic base (25).

摘要翻译： 包括具有n型导电孔（13）的衬底（12）和具有第一（15），第二（17）和第三（18）开口的绝缘层（14）的高性能，高电压非外延双极晶体管 将基底暴露于孔中。 围绕绝缘层（14）下面的第一和第二开口（15,17）的第一p型体积（19）和围绕第三开口（18）的第二n型体积（22），其在绝缘层 14）。 第一开口（15）中的与第一容积（19）接触的p型本征基座（25）。 第二开口（17）中的p型外部基座（30）并与第一容积（19）接触。 在第三开口（18）中并与第二容积（22）接触的n型集电器（32）和与本征基底（25）重叠接触的第一开口中的n型发射极层（27） 。

公开(公告)号：US5631484A

公开(公告)日：1997-05-20

申请号：US576983

申请日：1995-12-26

申请人： Hak-Yam Tsoi ,  Pak Tam ,  Edouard D. de Fresart

发明人： Hak-Yam Tsoi ,  Pak Tam ,  Edouard D. de Fresart

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/40 ,  H01L29/417 ,  H01L29/76 ,  H01L21/265

CPC分类号： H01L29/404 ,  H01L29/0619 ,  H01L29/66719 ,  H01L29/66727 ,  H01L29/7811 ,  H01L29/0696 ,  H01L29/41766 ,  H01L29/7802

摘要： A method for forming a semiconductor device includes forming insulated gate regions (122,222) on a substrate (26) using a first photo-masking step, forming a base region (47) through an opening (143) between the insulated gate regions (122,222), and forming a source region (152) within the base region (47). Next, a protective layer (61) is formed and selectively patterned using a second photo-masking step to form an opening (62) within the first opening (143) and an opening (63) above one of the insulated gate regions (122). Next, a portion (66) of the substrate (26) and a portion (67) of the insulated gate region (122) are removed. Ohmic contacts (74,76) are then formed and patterned using a third photo-masking step. Additionally, a termination structure (81) is described.

摘要翻译： 一种用于形成半导体器件的方法包括使用第一光掩模步骤在衬底（26）上形成绝缘栅区（122,222），通过绝缘栅区（122,222）之间的开口（143）形成基区（47） ，并且在所述基底区域（47）内形成源极区域（152）。 接下来，使用第二光掩模步骤形成并选择性地图案化保护层（61），以在第一开口（143）内形成开口（62），以及在绝缘栅极区域（122）之一上方的开口（63） 。 接下来，去除衬底（26）的一部分（66）和绝缘栅区（122）的一部分（67）。 然后使用第三光掩模步骤形成和图案化欧姆接触（74,76）。 另外，描述了端接结构（81）。

公开(公告)号：US5703389A

公开(公告)日：1997-12-30

申请号：US393772

申请日：1995-02-24

申请人： Lynnita K. Knoch ,  Pak Tam

发明人： Lynnita K. Knoch ,  Pak Tam

IPC分类号： H01L29/06 ,  H01L29/10 ,  H01L29/78 ,  H01L29/76 ,  H01L31/062

CPC分类号： H01L29/7802 ,  H01L29/0696 ,  H01L29/4238 ,  H01L29/66719

摘要： A vertical IGFET configuration includes a stripe arrangement having a non-linear shape. In one example, a stripe arrangement (30) has contact cut-out portions (41) and elongated portions (42). The elongated portions (42) have a width (44) that less than the width (43) of the contact cut-out portions (41). The stripe arrangement (30) increases channel density compared to typical individual cell configurations (10) and straight stripe configurations (20) thereby lowering on-resistance.

摘要翻译： 垂直IGFET配置包括具有非线性形状的条带排列。 在一个示例中，条带布置（30）具有接触切口部分（41）和细长部分（42）。 细长部分（42）具有小于接触切口部分（41）的宽度（43）的宽度（44）。 与典型的单个单元配置（10）和直条形配置（20）相比，条带布置（30）增加了通道密度，从而降低了导通电阻。

公开(公告)号：US06747332B2

公开(公告)日：2004-06-08

申请号：US10114784

申请日：2002-04-01

申请人： Edouard de Frésart ,  Patrice Parris ,  Pak Tam

发明人： Edouard de Frésart ,  Patrice Parris ,  Pak Tam

IPC分类号： H01L2900

CPC分类号： H01L29/7816 ,  H01L21/761 ,  H01L21/762 ,  H01L29/0653 ,  H01L29/0886

摘要： A semiconductor component includes a semiconductor substrate (310) having a first conductivity type, a first semiconductor device (320) at least in a first portion of the semiconductor substrate, and a second semiconductor device (330, 310) at least in a second portion of the semiconductor substrate. The first semiconductor device includes a first electrode region (321), a second electrode region (322), a body region (323), and an isolation region (324) in the first portion of the semiconductor substrate. The body region has the first conductivity type, and the first electrode region, the second electrode region, and the isolation region have a second conductivity type. The second electrode region has a different doping concentration than the first electrode region, and the body region is isolated from the second portion of the semiconductor substrate by the isolation region and the first electrode region.

摘要翻译： 半导体部件包括具有第一导电类型的半导体衬底（310），至少在半导体衬底的第一部分中的第一半导体器件（320）和至少在第二部分中的第二半导体器件（330,310） 的半导体衬底。 第一半导体器件包括在半导体衬底的第一部分中的第一电极区域（321），第二电极区域（322），体区域（323）和隔离区域（324）。 体区具有第一导电类型，并且第一电极区，第二电极区和隔离区具有第二导电类型。 所述第二电极区域具有与所述第一电极区域不同的掺杂浓度，并且所述体区域通过所述隔离区域和所述第一电极区域与所述半导体衬底的第二部分隔离。

公开(公告)号：US6084268A

公开(公告)日：2000-07-04

申请号：US962725

申请日：1997-11-03

申请人： Edouard D. de Fresart ,  Pak Tam ,  Hak-Yam Tsoi

发明人： Edouard D. de Fresart ,  Pak Tam ,  Hak-Yam Tsoi

IPC分类号： H01L29/08 ,  H01L29/423 ,  H01L29/78 ,  H01L29/76 ,  H01L29/94 ,  H01L31/062

CPC分类号： H01L29/7813 ,  H01L29/7802 ,  H01L29/0847 ,  H01L29/42368

摘要： A power MOSFET device (40) includes one or more localized regions of doping (61,62,63) formed in a more lightly doped semiconductor layer (42). The one or more localized regions of doping (61,62,63) reduce inherent resistances between the source regions (47,48) and the drain region (41) of the device. The one or more localized regions of doping (61,62,63) are spaced apart from the body regions (44,46) to avoid detrimentally impacting device breakdown voltage. In an alternative embodiment, a groove (122) or trench (152) design is incorporated to reduce JFET resistance (34). In a further embodiment, a gate dielectric layer having a thick portion (77,97,128,158) and thin portions (76,126,156) is incorporated to enhance switching characteristics and/or breakdown voltage.

摘要翻译： 功率MOSFET器件（40）包括在更轻掺杂的半导体层（42）中形成的一个或多个局部的掺杂区域（61,62,63）。 一个或多个局部的掺杂区域（61,62,63）降低了器件的源极区域（47,48）和漏极区域（41）之间的固有电阻。 一个或多个局部的掺杂区域（61,62,63）与主体区域（44,46）间隔开，以避免不利地影响器件击穿电压。 在替代实施例中，结合凹槽（122）或沟槽（152）设计以减少JFET电阻（34）。 在另一实施例中，并入具有厚部分（77,97,128,158）和薄部分（76,126,156）的栅介质层，以增强开关特性和/或击穿电压。