公开(公告)号：US6084268A

公开(公告)日：2000-07-04

申请号：US962725

申请日：1997-11-03

申请人： Edouard D. de Fresart ,  Pak Tam ,  Hak-Yam Tsoi

发明人： Edouard D. de Fresart ,  Pak Tam ,  Hak-Yam Tsoi

IPC分类号： H01L29/08 ,  H01L29/423 ,  H01L29/78 ,  H01L29/76 ,  H01L29/94 ,  H01L31/062

CPC分类号： H01L29/7813 ,  H01L29/7802 ,  H01L29/0847 ,  H01L29/42368

摘要： A power MOSFET device (40) includes one or more localized regions of doping (61,62,63) formed in a more lightly doped semiconductor layer (42). The one or more localized regions of doping (61,62,63) reduce inherent resistances between the source regions (47,48) and the drain region (41) of the device. The one or more localized regions of doping (61,62,63) are spaced apart from the body regions (44,46) to avoid detrimentally impacting device breakdown voltage. In an alternative embodiment, a groove (122) or trench (152) design is incorporated to reduce JFET resistance (34). In a further embodiment, a gate dielectric layer having a thick portion (77,97,128,158) and thin portions (76,126,156) is incorporated to enhance switching characteristics and/or breakdown voltage.

摘要翻译： 功率MOSFET器件（40）包括在更轻掺杂的半导体层（42）中形成的一个或多个局部的掺杂区域（61,62,63）。 一个或多个局部的掺杂区域（61,62,63）降低了器件的源极区域（47,48）和漏极区域（41）之间的固有电阻。 一个或多个局部的掺杂区域（61,62,63）与主体区域（44,46）间隔开，以避免不利地影响器件击穿电压。 在替代实施例中，结合凹槽（122）或沟槽（152）设计以减少JFET电阻（34）。 在另一实施例中，并入具有厚部分（77,97,128,158）和薄部分（76,126,156）的栅介质层，以增强开关特性和/或击穿电压。

公开(公告)号：US5631484A

公开(公告)日：1997-05-20

申请号：US576983

申请日：1995-12-26

申请人： Hak-Yam Tsoi ,  Pak Tam ,  Edouard D. de Fresart

发明人： Hak-Yam Tsoi ,  Pak Tam ,  Edouard D. de Fresart

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/40 ,  H01L29/417 ,  H01L29/76 ,  H01L21/265

CPC分类号： H01L29/404 ,  H01L29/0619 ,  H01L29/66719 ,  H01L29/66727 ,  H01L29/7811 ,  H01L29/0696 ,  H01L29/41766 ,  H01L29/7802

摘要： A method for forming a semiconductor device includes forming insulated gate regions (122,222) on a substrate (26) using a first photo-masking step, forming a base region (47) through an opening (143) between the insulated gate regions (122,222), and forming a source region (152) within the base region (47). Next, a protective layer (61) is formed and selectively patterned using a second photo-masking step to form an opening (62) within the first opening (143) and an opening (63) above one of the insulated gate regions (122). Next, a portion (66) of the substrate (26) and a portion (67) of the insulated gate region (122) are removed. Ohmic contacts (74,76) are then formed and patterned using a third photo-masking step. Additionally, a termination structure (81) is described.

摘要翻译： 一种用于形成半导体器件的方法包括使用第一光掩模步骤在衬底（26）上形成绝缘栅区（122,222），通过绝缘栅区（122,222）之间的开口（143）形成基区（47） ，并且在所述基底区域（47）内形成源极区域（152）。 接下来，使用第二光掩模步骤形成并选择性地图案化保护层（61），以在第一开口（143）内形成开口（62），以及在绝缘栅极区域（122）之一上方的开口（63） 。 接下来，去除衬底（26）的一部分（66）和绝缘栅区（122）的一部分（67）。 然后使用第三光掩模步骤形成和图案化欧姆接触（74,76）。 另外，描述了端接结构（81）。

公开(公告)号：US4937477A

公开(公告)日：1990-06-26

申请号：US149853

申请日：1988-01-19

申请人： Hak-Yam Tsoi ,  Benedict C. K. Choy

发明人： Hak-Yam Tsoi ,  Benedict C. K. Choy

IPC分类号： H01L27/088 ,  H03K19/003 ,  H03K19/0185

CPC分类号： H01L27/088 ,  H03K19/00315 ,  H03K19/018571

摘要： A high-voltage level translator circuit is disclosed that is suitable for monolithic integration. The level translator circuit comprises serially-connected current sources suitably ratioed so that the gating on of one current source causes a limited voltage rise across the other current source, which is ungated. The circuit is suitable for integration in a junction-isolated monolithic pseudo-complementary CMOS format.

摘要翻译： 公开了一种适用于单片集成的高压电平转换电路。 电平转换器电路包括串联电流源的适当比例，使得一个电流源的选通导致跨另一个电流源的有限的电压上升，这是不需要的。 该电路适用于集成在隔离隔离单片伪互补CMOS格式中。

公开(公告)号：US06465281B1

公开(公告)日：2002-10-15

申请号：US09657393

申请日：2000-09-08

申请人： DaXue Xu ,  Henry G. Hughes ,  Paul Bergstrom ,  Frank A. Shemansky, Jr. ,  Hak-Yam Tsoi

发明人： DaXue Xu ,  Henry G. Hughes ,  Paul Bergstrom ,  Frank A. Shemansky, Jr. ,  Hak-Yam Tsoi

IPC分类号： H01L2144

CPC分类号： H01L23/10 ,  H01L23/291 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor wafer level package used to encapsulate a device fabricated on a semiconductor substrate wafer before dicing of the wafer into individual chips. A cap wafer may be bonded to the semiconductor substrate using a low temperature frit glass layer as a bonding agent. The frit glass layer is in direct contact with the device. A hermetic seal is formed by a combination of the semiconductor substrate wafer, the cap wafer and the frit glass layer. A second embodiment of the package does not contain a cap wafer.

摘要翻译： 半导体晶片级封装，用于在将晶片切割成单个芯片之前封装制造在半导体衬底晶片上的器件。 可以使用低温熔结玻璃层作为粘合剂将帽状晶片结合到半导体衬底。 熔结玻璃层与设备直接接触。 通过半导体衬底晶片，盖晶片和熔结玻璃层的组合形成气密密封。 封装的第二实施例不包含盖晶片。

公开(公告)号：US4580155A

公开(公告)日：1986-04-01

申请号：US452011

申请日：1982-12-21

申请人： Hak-Yam Tsoi ,  Joseph P. Ellul

发明人： Hak-Yam Tsoi ,  Joseph P. Ellul

IPC分类号： H01L21/339 ,  H01L27/148 ,  H01L29/762 ,  H01L29/78 ,  G11C19/28 ,  H01L27/14 ,  H01L31/00

CPC分类号： H01L27/14856 ,  H01L27/14875

摘要： An integrated circuit device has a high resistivity silicon substrate in which a low resistivity region exists. A charge coupled array is fabricated in the high resistivity region and an output circuit is fabricated in the low resistivity region. At the boundary between the high and low resistivity regions a floating diffusion provides charge coupling between the array and the circuit. The low resistivity region is prepared in a high resistivity substrate at a temperature in excess of 1000.degree. C. to obtain a sufficiently deep low resistivity region but subsequent processing to produce the charge coupled array and the control circuit is performed at lower temperatures to minimize thermal degradation and contamination of the high resistivity region.

摘要翻译： 集成电路器件具有存在低电阻率区域的高电阻率硅衬底。 在高电阻率区域中制造电荷耦合阵列，并且在低电阻率区域中制造输出电路。 在高电阻率区域和低电阻率区域之间的边界处，浮动扩散提供阵列和电路之间的电荷耦合。 低电阻率区域在高电阻率基底上制备，温度超过1000℃，以获得足够深的低电阻率区域，但后续处理产生电荷耦合阵列，并且控制电路在较低温度下进行，以使热量最小化 降解和污染高电阻率区域。

公开(公告)号：US06373100B1

公开(公告)日：2002-04-16

申请号：US09033628

申请日：1998-03-04

申请人： Irenee M. Pages ,  Quang X. Nguyen ,  Cynthia Trigas ,  Edouard de Frésart ,  Hak-Yam Tsoi ,  Rainer Thoma ,  Jeffrey Pearse

发明人： Irenee M. Pages ,  Quang X. Nguyen ,  Cynthia Trigas ,  Edouard de Frésart ,  Hak-Yam Tsoi ,  Rainer Thoma ,  Jeffrey Pearse

IPC分类号： H01L2976

CPC分类号： H01L29/7809 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/41775

摘要： A vertically diffused FET (10) is fabricated on a semiconductor die (11) that includes an N+ substrate (12) and an N− epitaxial layer (14). The FET (10) has a source region (36) and a channel region (38) near a front surface (15) of the epitaxial layer (14), and a drain region in the substrate (12). A trench (22) extends through the epitaxial layer (14) to the substrate (12). A conductive layer (24) fills the trench (22), thereby forming a conductive plug (25) electrically coupled to the substrate (12). The conductive plug (25) forms a top side drain electrode of the FET (10).

摘要翻译： 垂直扩散的FET（10）制造在包括N +衬底（12）和N外延层（14）的半导体管芯（11）上。 FET（10）在外延层（14）的前表面（15）附近具有源极区（36）和沟道区（38），以及衬底（12）中的漏极区。 沟槽（22）延伸穿过外延层（14）到衬底（12）。 导电层（24）填充沟槽（22），由此形成电耦合到衬底（12）的导电插塞（25）。 导电插头（25）形成FET（10）的顶侧漏电极。

公开(公告)号：US5646055A

公开(公告)日：1997-07-08

申请号：US641393

申请日：1996-05-01

申请人： Hak-Yam Tsoi

发明人： Hak-Yam Tsoi

IPC分类号： H01L29/73 ,  H01L21/331 ,  H01L21/8222 ,  H01L21/8248 ,  H01L21/8249 ,  H01L27/06 ,  H01L29/06 ,  H01L29/40 ,  H01L29/732 ,  H01L29/735 ,  H01L29/78 ,  H01L21/265

CPC分类号： H01L29/402 ,  H01L21/8249 ,  H01L29/735 ,  H01L29/7813 ,  Y10S148/009 ,  Y10S148/01

摘要： A bipolar transistor (10) includes a collector region (13), a base region (14) in the collector region (13), and an emitter region (20) in the base region (14). A portion (18) of an electrical conductor (16) is located over a base width (23) of the bipolar transistor (10). The emitter region (20) is self-aligned to the portion (18) of the electrical conductor (16) and is preferably diffused into the base region (14) in order to decrease the base width (23) without relying on extremely precise alignment between base region (14) and the portion (18) of the electrical conductor (16). The portion (18) of the electrical conductor (16) is used to deplete a portion of the base width (23) of the bipolar transistor (10).

摘要翻译： 双极晶体管（10）包括集电极区域（13），集电极区域（13）中的基极区域（14）和基极区域（14）中的发射极区域（20）。 电导体（16）的一部分（18）位于双极晶体管（10）的基极宽度（23）之上。 发射极区域（20）与电导体（16）的部分（18）自对准，并且优选地扩散到基极区域（14）中，以便减小基底宽度（23），而不依赖于非常精确的对准 在基部区域（14）和电导体（16）的部分（18）之间。 电导体（16）的部分（18）用于消耗双极晶体管（10）的基极宽度（23）的一部分。

公开(公告)号：US5273922A

公开(公告)日：1993-12-28

申请号：US943651

申请日：1992-09-11

申请人： Hak-Yam Tsoi

发明人： Hak-Yam Tsoi

IPC分类号： H01L21/336 ,  H01L29/08 ,  H01L29/423 ,  H01L29/78

CPC分类号： H01L29/66712 ,  H01L29/7802 ,  H01L29/0847 ,  H01L29/42368 ,  Y10S148/126 ,  Y10S438/981

摘要： A DMOS device with field oxide formed in the channel between adjacent transistors and an impurity implanted through the same opening in which the field oxide is formed. The gate is deposited over the field oxide and spaced from the supporting epitaxial layer by the field oxide to reduce the gate-to-drain capacitance. The implanted impurity below the field oxide reduces ON resistance of the device.