公开(公告)号：US20070150687A1

公开(公告)日：2007-06-28

申请号：US11318028

申请日：2005-12-23

申请人： Shelley Chen ,  Randy Osborne

发明人： Shelley Chen ,  Randy Osborne

IPC分类号： G06F13/00

CPC分类号： G06F13/1642 ,  Y02D10/14

摘要： In some embodiments, a chip includes a request queue to include write requests, and scheduling circuitry to schedule commands including commands in response to the write requests. The chip also includes mode selection circuitry to monitor the request queue and in response thereto to select a first or a second mode for the scheduling circuitry, wherein in the first mode the scheduling circuitry schedules certain commands as separate single commands and in the second mode the scheduling circuitry schedules consolidated commands to represent more than one separate single command. Other embodiments are described.

摘要翻译： 在一些实施例中，芯片包括包括写入请求的请求队列，以及调度电路来调度包括响应于写入请求的命令的命令。 芯片还包括模式选择电路，用于监视请求队列并响应于此选择用于调度电路的第一或第二模式，其中在第一模式中，调度电路将某些命令调度为单独的单个命令，并且在第二模式中 调度电路安排统一的命令来表示多个独立的单个命令。 描述其他实施例。

公开(公告)号：US20070150688A1

公开(公告)日：2007-06-28

申请号：US11491312

申请日：2006-07-21

申请人： Randy Osborne ,  Shelley Chen

发明人： Randy Osborne ,  Shelley Chen

IPC分类号： G06F13/28

CPC分类号： G06F13/1642 ,  Y02D10/14

摘要： In some embodiments, a chip includes a link interface, monitoring circuitry to provide an activity indicator that is indicative of activity of the chip, and scheduling circuitry to schedule commands. The chip also includes mode selection circuitry to select a first mode or a second mode for the scheduling circuitry depending on the activity indicator, wherein in the first mode the scheduling circuitry schedules certain commands as separate single commands and in the second mode the scheduling circuitry schedules at least one consolidated command to represent more than one of the separate single commands. Other embodiments are described.

摘要翻译： 在一些实施例中，芯片包括链路接口，监控电路，用于提供指示芯片的活动的活动指示符，以及调度电路来调度命令。 芯片还包括模式选择电路，用于根据活动指示器为调度电路选择第一模式或第二模式，其中在第一模式中，调度电路将某些命令调度为单独的单个命令，并且在第二模式中，调度电路调度 至少一个统一命令来表示多个单独的单个命令。 描述其他实施例。

公开(公告)号：US20050204093A1

公开(公告)日：2005-09-15

申请号：US10801201

申请日：2004-03-15

申请人： Hemant Rotithor ,  Randy Osborne

发明人： Hemant Rotithor ,  Randy Osborne

IPC分类号： G06F12/00

CPC分类号： G06F12/0215 ,  G06F13/1673

摘要： Apparatus and method to select write transactions and to selectively mark a write transaction with a page closing hint to cause the page in a memory device to which the write transaction is directed to be closed immediately after the write transaction is carried out if no other write transaction is found in a buffer of pending write transactions that is directed to the same rank, bank and page to minimize incidents of incurring lengthy page miss delays.

摘要翻译： 选择写事务的装置和方法，以及如果没有其他写事务，则在执行写事务之后，使用页关闭提示来选择性地标记写事务，以使得在写事务被定向到的存储器设备中的页被立即关闭 在等待写入交易的缓冲区中找到，该缓冲区被定向到相同的等级，银行和页面，以最小化发生长时间的页面错误延迟的事件。

公开(公告)号：US20050172091A1

公开(公告)日：2005-08-04

申请号：US10769201

申请日：2004-01-29

申请人： Hemant Rotithor ,  An-Chow Lai ,  Randy Osborne ,  Olivier Maquelin ,  Mladenko Vukic

发明人： Hemant Rotithor ,  An-Chow Lai ,  Randy Osborne ,  Olivier Maquelin ,  Mladenko Vukic

IPC分类号： G06F12/00 ,  G06F13/16

CPC分类号： G06F13/161

摘要： A method and an apparatus to process read data return has been disclosed. In one embodiment, the method includes packing a cache line of each of a number of read data returns into one or more packets, splitting each of the one or more packets into a plurality of flits, and interleaving the plurality of flits of each of the plurality of read data returns. Other embodiments are described and claimed.

摘要翻译： 已经公开了一种处理读取数据返回的方法和装置。 在一个实施例中，所述方法包括将多个读取数据返回中的每一个的高速缓存行打包到一个或多个分组中，将所述一个或多个分组中的每一个分解成多个分组，并交织每个 多个读取数据返回。 描述和要求保护其他实施例。

公开(公告)号：US20050144375A1

公开(公告)日：2005-06-30

申请号：US10750154

申请日：2003-12-31

申请人： Kuljit Bains ,  John Halbert ,  Randy Osborne

发明人： Kuljit Bains ,  John Halbert ,  Randy Osborne

IPC分类号： G06F12/00 ,  G06F13/16

CPC分类号： G06F13/161

摘要： Memory device having banks of memory cells organized into two groups of banks that share control circuitry and a data buffer to provide an interface to a memory bus, but which are independently operable enough to support unrelated transactions with each group, and can be used to stagger read operations with shortened burst transfers so as to minimize dead time on a memory bus.

摘要翻译： 具有存储单元组的存储器单元被组织成共享控制电路的两组存储体，以及数据缓冲器以提供与存储器总线的接口，但它们独立地可操作以足以支持与每个组的无关交易，并且可以用于交错 以缩短的突发传输进行读操作，以最大限度地减少内存总线上的死区时间。

公开(公告)号：US20070076008A1

公开(公告)日：2007-04-05

申请号：US11242261

申请日：2005-09-30

申请人： Randy Osborne

发明人： Randy Osborne

IPC分类号： G06F15/167

CPC分类号： G06T1/60

摘要： A device, method, and system are disclosed. In one embodiment, the device comprises one or more graphics local memory channels, one or more system memory channels, and a graphics processor operable to access the one or more graphics local memory channels and the one or more system memory channels in an interleaving manner.

摘要翻译： 公开了一种装置，方法和系统。 在一个实施例中，设备包括一个或多个图形本地存储器通道，一个或多个系统存储器通道和可操作以交错方式访问一个或多个图形本地存储器通道和一个或多个系统存储器通道的图形处理器。

公开(公告)号：US20070005868A1

公开(公告)日：2007-01-04

申请号：US11173658

申请日：2005-06-30

申请人： Randy Osborne

发明人： Randy Osborne

IPC分类号： G06F13/36

CPC分类号： G06F13/4243 ,  G06F13/1673 ,  G11C7/1078 ,  G11C7/1087

摘要： In some embodiments, a method, apparatus and system for posted write buffer for memory with unidirectional full duplex interface are presented. In this regard, a buffer agent is introduced to send data to a posted write buffer and to send an independent indication to the memory to write the data to an address. Other embodiments are also disclosed and claimed.

摘要翻译： 在一些实施例中，呈现了用于具有单向全双工接口的存储器的贴写写缓冲器的方法，装置和系统。 在这方面，引入缓冲代理将数据发送到发布的写入缓冲器，并向存储器发送独立指示以将数据写入地址。 还公开并要求保护其他实施例。

公开(公告)号：US20060262632A1

公开(公告)日：2006-11-23

申请号：US11131572

申请日：2005-05-17

申请人： Randy Osborne

发明人： Randy Osborne

IPC分类号： G11C8/00

CPC分类号： G11C5/00 ,  G11C7/1051 ,  G11C7/1075 ,  G11C7/1078

摘要： In some embodiments, a chip includes a memory core, control circuitry, and first ports, second ports, and third ports. The first ports are to only receive signals, the second ports are to only provide signals, and the control circuitry is to control whether the third ports are to only receive signals or only provide signals. Other embodiments are described and claimed.

摘要翻译： 在一些实施例中，芯片包括存储器核心，控制电路以及第一端口，第二端口和第三端口。 第一个端口只能接收信号，第二个端口只能提供信号，控制电路是控制第三个端口是仅接收信号还是只提供信号。 描述和要求保护其他实施例。

公开(公告)号：US20070244948A1

公开(公告)日：2007-10-18

申请号：US11392471

申请日：2006-03-28

申请人： Kuljit Bains ,  John Halbert ,  Greg Lemos ,  Randy Osborne

发明人： Kuljit Bains ,  John Halbert ,  Greg Lemos ,  Randy Osborne

IPC分类号： G06F7/78

CPC分类号： G06F13/1678

摘要： In some embodiments, data may be transferred from a first memory agent to a second memory agent in a first format having a first width, and at least a critical portion of the data maybe transferred from the second memory agent back to the first memory agent in a second format having a second width, where the critical portion is included in a first frame. The critical portion may include a cacheline mapped over a memory device rank. Other embodiments are described and claimed.

摘要翻译： 在一些实施例中，数据可以以具有第一宽度的第一格式从第一存储器传送到第二存储器代理，并且数据的至少关键部分可以从第二存储器代理返回到第一存储器 具有第二宽度的第二格式，其中临界部分包括在第一帧中。 关键部分可以包括在存储器设备等级上映射的高速缓存线。 描述和要求保护其他实施例。

公开(公告)号：US20070147016A1

公开(公告)日：2007-06-28

申请号：US11317778

申请日：2005-12-23

申请人： Randy Osborne

发明人： Randy Osborne

IPC分类号： H05K1/14

CPC分类号： G06F13/1684

摘要： In some embodiments, a system includes a memory controller chip, memory chips on a first substrate, and a module connector. A first group of conductors is included to provide read data signals from at least some of the memory chips to the memory controller chip, and a second group of conductors to provide read data signals from the connector to the memory controller chip. The module connector may receive a continuity card or memory module. Other embodiments are described.

摘要翻译： 在一些实施例中，系统包括存储器控制器芯片，第一基板上的存储器芯片和模块连接器。 包括第一组导体以提供从至少一些存储器芯片到存储器控制器芯片的读取数据信号，以及第二组导体，以从连接器向存储器控制器芯片提供读取数据信号。 模块连接器可以接收连续性卡或存储器模块。 描述其他实施例。